第五章习题答案.pdf

《第五章习题答案.pdf》由会员分享，可在线阅读，更多相关《第五章习题答案.pdf（5页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第五章习题答案第五章习题答案用图示法说明存储器的分类。答：存储器的分类如下图：随机存储器 RAM内存储器半导体存储器只读存储器 ROM存储器 磁存储器磁盘磁带等外存储器光存储器双极型RAM静态RAMMOS型RAM动态RAM掩膜ROM可编程PROM可擦除可编程EPROMEPROME2PROMFLASH请说明存储器的分级结构及其工作原理。答：存储器的分级结构：寄存器组、高速缓冲存储器、主存储器和外存储器。寄存器组是最高一级的存储器。在微型计算机中，寄存器组一般是微处理器内含的，设置一系列寄存器是为了尽可能地减少微处理器从外部取数的次数。第二级存储器是高速缓冲存储器(Cache)。这一级存储器一般只

2、装载当前用得最多的程序或数据，使微处理器能以自己最高的速度工作。第三级是内存储器。运行的程序和数据都放在其中。最低一级存储器是大容量的外存，在存取速度上比内存要慢得多。由于它平均存储费用很低，所以大量用作后备存储器，存储各种程序和数据。存储器的主要性能指标有哪些答：存储器的主要性能指标有：存储容量、存取时间、可靠性、功耗、集成度、性价比。下列 SRAM 芯片各需要多少条地址线进行寻址各需要多少条数据I/O 线(1)5124b(2)1K4b(3)lK8b(4)2K1b(5)4Klb(6)16K4b(7)64K1b(8)256K4b答：（1）需地址线 9 条，数据线 4 条（2）需地址线 10 条

3、，数据线 4 条（3）需地址线 10 条，数据线 8 条（4）需地址线 11 条，数据线 1 条（5）需地址线 12 条，数据线 1 条（6）需地址线 14 条，数据线 4 条（7）需地址线 16 条，数据线 1 条（7）需地址线 18 条，数据线 4 条使用下列 RAM 芯片组成所需的存储容量，各需多少RAM 芯片各需多少 RAM 芯片组共需多少寻址线每块芯片需多少地址线(1)5124b 的芯片，组成 8KB 的存储容量。(2)1K1b 的芯片，组成 32KB 的存储容量。(3)1K4b 的芯片，组成 4KB 的存储容量。(4)4K1b 的芯片，组成 64KB 的存储容量。答：（1）需32

4、个芯片，组成16 个芯片组，需13 条地址线寻址，每块芯片需9 条地址线寻址。（2）需 256 个芯片，组成 32 个芯片组，需 15 条地址线寻址，每块芯片需10 条地址线寻址。（3）需 8 个芯片，组成 4 个芯片组，需 12 条地址线寻址，每块芯片需 10 条地址线寻址。（4）需 128 个芯片，组成 16 个芯片组，需 16 条地址线寻址，每块芯片需12 条地址线寻址。已知某 RAM 芯片的引脚中有 12 根地址线，8 位数据线。该存储器的容量为多少字节，若该芯片所占存储空间的起始地址为1000H，其结束地址是多少答：该存储器的容量为4K 字节，若该芯片所占存储空间的起始地址为1000

5、H，其结束地址是 1FFFH。用 8K1b 的 RAM 芯片组成 16K8b 的存储器，需要多少芯片A19 A0地址线中哪些参与片内寻址哪些参与芯片组的片选择信号答：需 16 个芯片 A12A0 参与片内寻址，A19A13 参与芯片组的选择信号。常用的存储器片选控制方法有哪几种各有何特点答：（1）线选法：线性选择法，是指直接用地址总线的高位地址中的某一位直接作为存储器芯片的片选信号(CS)，用地址线的低位实现对芯片的片内选择(寻址)。线选法的优点是电路简单，选择芯片不需外加逻辑电路。但线选法不能充分利用系统的存储器空间，每个芯片所占的地址空间把整个地址空间分成了相互隔离的区段，即地址空间不连续

6、，这给编程带来一定困难。同时，每个存储单元具有多个地址，造成地址重叠现象。所以，线选法只适用于容量较少的简单微机系统或不需要扩充内存空间的系统。（2）全译码法：将系统地址总线中除片内地址以外的全部高位地址接到地址译码器的输入端参加译码，把译码器的输出信号作为各芯片的片选信号，将它们分别接到存储器芯片的片选端，以实现片选。全译码法的优点是可以使每片(或组)芯片的地址范围不仅是唯一确定的，而且也是连续的，不会产生地址重叠现象，但对译码电路要求较高。通常当存储器芯片较多时，采用这种方法。（3）部分译码法：将高位地址线中某几位(而不是全部高位)地址经过译码器译码，作为片选信号，仍用地址线低位部分直接连

7、到存储器芯片的地址输入端实现片内寻址。该方法实际是线选法和全译码法的混合方式。显然，部分译码也存在地址重叠问题。设计一个 12KB 容量的存储器，要求 EPROM 区为 8KB，从 0000H 开始，采用 2716 芯片(2K8)，RAM 区为 4KB，从 2000H 开始，采用 2128 或 6116 芯片(2K8)。系统提供 16 位地址线、8 根数据线。答：（提示）需 4 个 2716 芯片、2 个 6116 芯片。A10A0 作为 2716 和 6116 的字选线，A15A11 作为片选线。简述双端口存储器与传统的单端口存储器的区别答：单端口存储器，只有一套主存地址寄存器MAR、地址译

8、码器、主存数据寄存器MDR和一套读写电路，在任一时刻只能接受来自其中一方的访问请求，是一种串行工作模式，使CPU 与 I/O 设备经常面临争访主存的矛盾。而双端口随机存储器有两个访问端口，即两套主存地址寄存器MAR、地址译码器、主存数据寄存器 MDR 和两套读写电路，两个端口分别连接两套独立的总线(AB、DB 和 CB)，可同时接受来自两方面的访问内存请求，使存储器工作实现了并行，从而提高了整个计算机系统的效率。双端口存储器发生读写冲突的条件是什么发生冲突时，判断逻辑如何决定对哪个端口优先进行读写操作答：当两个端口均为开放状态(BUSY为高电平)且存取地址相同时，发生读写冲突。此时判断逻辑可以

9、使地址匹配或片使能匹配下降至5ns，并决定对哪个端口进行存取。判断方式有以下两种：（1）如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。（2）如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。存储模块有哪几种组织方式，各有何优缺点答：存储模块的组织方式有：顺序组织方式和交错组织方式。对于连续字的成块传送，交错方式的模块组织提供了一种多模块流水式存取的可能性；而顺序方式是单一模块存取时其它模块不工作，成块传送时无模块并行性。但是某一模块出现故障时，对顺序方式存储器只是局部故障，而对交错方式来说却是全局性故障

10、。另外，顺序方式存储器对增添模块来扩充容量也方便些。简述 8086CPU 对“规则存放”的字与“非规则存放”的字的访问过程。答：“规则存放”的字的访问：当字的地址为偶数地址时，其 A0为低电平而自动选中偶地址存储模块，并由地址 A19A1选中其中的一个字节。同时，CPU 将自动置BHE为低电平，选中奇地址存储模块。同样由地址 A19A1选中其中的一个字节，显然该字节的地址等于所给偶数地址加 1。于是，分属于两个存储模块但地址码连续的两个字节将分别通过数据总线的高8 位和低 8 位同时传送，从而在一个总线周期中完成16 位字的访存操作。“非规则存放”的字的访问：当字的地址为奇数地址时，因其 A0

11、为高电平，无法自动选中偶地址存储模块，则 CPU 只能使用两个总线周期，分两步完成所要求的访存操作：第一步，将BHE置为低电平，在奇地址存储模块中选中指定的一个字节，通过数据总线的高 8 位传送，用一个总线周期完成第一字节的访存操作；第二步，将所给奇数地址加 1 成为偶数地址，将BHE置为高电平，选中偶地址存储模块中的指定字节，通过数据总线的低8 位传送，在第二个总线周期中完成第二字节的访存操作。说明 80486CPU 在进行字节/字/双字数据访问时，数据地址与BE0、BE1、BE2、BE3之间的关系。答：如果在一个总线周期中要完成双字数据的访问，则 4 路信号同时有效，同时选中 4个存储模块

12、工作；如果访问的是 16 位数据，则选中两个存储模块工作(一般是BE3/BE2或BE1/BE0有效)；如果只访问8 位数据，则只选中一个存储模块工作（BE0、BE1、BE2、BE3其中之一有效）。简述高速缓冲存储器的基本工作原理。Cache 的工作原理是基于程序访问的局部性原理。根据局部性原理，可以在主存和 CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供 CPU 在段时间内使用，这对提高程序的运行速度有很大的作用。这个介于主存和CPU 之间的高速小容量存储器称为高速缓冲存储器(Cache)。Cache 与主存的地址映射

13、方式有哪几种各有什么特点答：三种：（1）全相联映射。这种方式是将一个主存块的地址(块号)与块的内容一起都存于 Cache 行中。一个块可以拷贝到 Cache 的任意一行上，极其灵活；但这也带来查找困难，对于一个指定的内存地址必须将其块号与 Cache 所有行的标记同时进行比较。主要缺点是比较器电路难于设计与实现。（2）直接映射方式中一个主存块只能拷贝到Cache 的一个特定行位置上去。块号j 与能保存此块的行号 i 有如下关系：ij MOD m(m 是 Cache 总行数)。直接映射方式的优点是硬件简单，成本低。缺点是每个主存块只有一个固定的行位置可存放。如果块号相距m 整数倍的两个块存于同一

14、 Cache 行时，就要发生冲突。（3）组相联映射方式是将Cache 分成 u 组，每组v 行。主存块存放到哪个组是固定的，至于存放到该组哪个行是灵活的。即有如下关系：mu v组号 qj M0D u组相联映射方式是前两种方式的折中。为保持 Cache 内容与主存的一致性，可采取哪些写操作策略答：三种写操作策略：写贯通法、写回法和写一次法。写贯通法要求：Cache 写命中时 Cache 与存储器同时完成写修改，即处理器的写操作贯通Cache 直达到存储器。Cache 写未命中时有写分配与写不分配之分。所谓的写不分配是只完成存储器修改，无其它动作。所谓的写分配是完成存储器写修改之后将修改行再装入C

15、ache，即为写未命中的行分配一个新行。写回法要求：Cache 写命中时只在 Cache 中完成写修改，并不立即写回主存，只有当此行被换出时才写回主存。如果 CPU 写未命中，为包含欲写字的主存块在Cache 分配一行，将此块整个拷贝到 Cache 后对其进行修改。主存的写操作修改统一地留到换出时再进行。写一次法是基于写回法并结合写贯通法的写策略：写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写回主存。设一个 Cache 的容量为 2K 字，每个块为 16 字，求(1)该 Cache 可容纳多少个块(2)如果主存的容量为256K 字，则有多少个块(3)主存的地址有多少位，

16、Cache 的地址有多少位(4)在直接映射方式下，主存中的第i 块映射到 Cache 的那一行中答：（1）128 块（2）16K 个块（3）主存的地址有 18 位，Cache 的地址有 11 位。（4）块号 i 与能保存此块的行号j 有如下关系：jiMOD 128什么是虚拟存储器、虚拟存储空间和虚地址答：虚拟存储器是一种通过硬件和软件的综合来扩大用户可用存储空间的技术。它将内存和外存统一编址，形成一个比内存空间大许多的存储空间，称为虚拟存储空间。虚拟地址空间的大小由 CPU 存储管理体系结构决定，并由外部存储器支持。虚拟存储器的地址称为虚拟地址或逻辑地址(用户在编制程序时使用的地址)。试述虚拟

17、存储器中段页式存储管理的地址转换过程。答：在段页式虚拟存储器中，虚拟地址被分为基号、段号、页号和页内地址四个字段。在进行地址映像时，首先根据基号查找段基址表，从表中查出段表的起始地址，然后用段号从段表中查找该段的页表的起始地址，然后根据段内页号在页表中查找该页在内存中的起始地址，即实页号，同时判断该页是否装入内存。如果该页已装入内存，则从页表中取出实页号，与页内地址字段拼接构成被访问数据的物理地址。说明虚拟存储器的页面替换策略和Cache 的行替换策略的不同之处。答：（1）缺页至少要涉及一次磁盘存取，以读取所缺页面，因此缺页使系统蒙受的损失要远比 Cache 未命中时大；（2）页面替换是由操作系统软件实现的;(3)页面替换的选择余地很大，属于一个进程的页面都可替换。为了以较多的 CPU 时间和硬件为代价换取更高的命中率，虚拟存储器的替换算法一般采用LRU 算法、LFU 算法、FIFO（先进先出）算法，或将两种算法结合起来使用。