Verilog实验全加器与比较器的设计.pdf

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1、成绩：实实 验验 报报 告告课程名称：课程名称：VerilogVerilog数字系统设计实验数字系统设计实验实验项目：实验项目：全加器与比较器的设计全加器与比较器的设计姓姓名：名：专专业：业：计算机科学与技术计算机科学与技术班班级：级：学学号：号：计算机科学与技术学院计算机科学与技术学院实验教学中心实验教学中心实验项目名称：全加器与比较器的设计实验项目名称：全加器与比较器的设计一、实验目的一、实验目的1学习用Verilog HDL语言描述组合逻辑电路。2学会QuartusII 利用仿真与下载调试的程序方法。二、实验内容二、实验内容利用 Verilog HDL语言设计四位全加器和比较器。三、实验

2、用设备仪器及材料三、实验用设备仪器及材料硬件：计算机软件：QuartusII 软件四、实验原理及接线四、实验原理及接线1.1.数值比较器数值比较器用途是比较两个二进制数的大小。一位数值比较器：比较输入的两个 1 位二进制数 A、B 的大小。多位数值比较器：比较输入的两个位二进制数 A、B 的大小，比较时需从高位到低位逐位比较。比较器功能框图：A3A2GA1A0COMP4SB3B2EB1B0下表是一位数值比较器的真值表。表 1-1 比较器真值表输入A001B010输出G(大于)001E（等于）100S（小于）0102.全加器：全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加

3、），求得和数及向高位进位的逻辑电路。所以全加器有三个输入端（Ai，Bi，Ci-1）和两个输出端 Si，Ci+1。真值表如下：输入Ai00001111Bi00110011Ci-101010101Si01101001输出Ci00010111五、实验程序代码及仿真五、实验程序代码及仿真1、比较器代码module bijiaoqi(a,b,l,g,e,ledcom);input3:0 a,b;output l,g,e;output ledcom;reg l,g,e;always(a,b)beging=ab?1:0;l=ab?1:0;e=a=b?1:0;endendmodule比较器结果仿真结果2、全加

4、器代码module add(a,b,cin,cout,sum);input a,b,cin;output cout,sum;wire a,b,cin,cout,sum;wire w1,w2,w3,w4;and u1(w1,a,b);and u2(w2,a,cin);and u3(w3,b,cin);or#2 u4(cout,w1,w2,w3);xor f1(w4,a,b);xor#1 f2(sum,w4,cin);endmodule全加器结果仿真结果六、心得与体会六、心得与体会通过本次实验，使我掌握了 Verilog 编程方法以及熟悉了如何使用 QuartusII我了解了什么是比较器，什么是全加器，并且能够通过编程实现它们。软件。同时进行了比较器和全加器的实验结果仿真。不断的上机训练使我掌握了 Verilogde 上机过程，了解 Verilog 语言的使用。从书本走到实际中进行操作，真正实现了语言的运用。同时，我学回了把代码变成实际输出，看到成果让我十分开心。在实验中，我不但认识到了掌握 Verilog 知识的重要性，更能够理论充分的联系实际，实现了书本知识的良好掌握。