第三讲标准单元法课件.ppt

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1、第三讲 标准单元法刘毅 2008.3.28主要内容l集成电路的设计流程l标准单元法l如何设计标准单元集成电路的设计流程1集成电路的设计流程2P1.式样讨论阶段式样讨论阶段P2.前端设计阶段前端设计阶段P3.后端设计阶段后端设计阶段P4.生产封装测试阶段生产封装测试阶段启动启动结束结束式样讨论阶段式样讨论阶段l式样讨论阶段启动启动芯片式样讨论会芯片式样讨论会功能时序约束工艺，库，IP管脚定义封装测试方案ASIC式样书式样书芯片式样芯片式样Review会会ASIC测试方案报测试方案报告书告书前端设计阶段前端设计阶段l前端设计阶段HDL Code(FPGA)代码修改代码修改HDL Code(ASIC

2、)ASIC式样书约束作成约束作成约束脚本设计环境设计环境QA与与设计评估设计评估工厂工厂工艺文件单元库On site 设计环境建立设计环境建立 EDA工具安装调试工具安装调试HDL功能验证环境建立功能验证环境建立HDL功能仿真功能仿真逻辑综合逻辑综合形式验证与形式验证与STANetlistDFT形式验证与形式验证与STA前端设计前端设计ReviewGate级验证环境建立级验证环境建立Gate级仿真级仿真后端设计阶段后端设计阶段l后端设计阶段Netlist布局布局电压降分析电压降分析布线布线时钟树时钟树寄生参数提取寄生参数提取信号完整性分析信号完整性分析天线效应修复天线效应修复EM CheckL

3、VS&DRC后端后端 Review Tape outSDF文件后仿真验证环境建立后仿真验证环境建立后仿真后仿真SDF文件STA形式验证形式验证GDSII生产封装测试阶段生产封装测试阶段l生产封装测试阶段GDSIIMASK制作制作扩散扩散测试向量制作测试向量制作测试仪程序编写测试仪程序编写测试探针板设计制作测试探针板设计制作ASIC评价系统设计制作评价系统设计制作Wafer测试测试封装封装封装测试封装测试样片样片评价样片评价成品率分析成品率分析ASIC开发总结开发总结结束结束设计流程3数字电路实现方法l全定制设计l半定制设计标准单元现场可编程器件全定制设计的特点l定义：简单说，就是全部自己做的设

4、计。在晶体管的层次上进行每个单元的性能、面积的优化设计，每个晶体管的布局/布线均由人工设计完成。l优点：可以实现性能最优和面积最优。l缺点：周期长，甚至是不可能完成的。可以采用局部全定制-模块定制电路设计 Intel 4004Courtesy Intel标准单元设计的进展Intel 4004(71)Intel 4004(71)Intel 8080Intel 8080Intel 8085Intel 8085Intel 8286Intel 8286Intel 8486Intel 8486Courtesy Intel标准单元标准单元版图方法标准单元 例3层金属层设计。布线通道占据了很大部分的芯片面积

5、。新一代标准单元7层金属层工艺设计。层金属层工艺设计。布线通道事实上已消布线通道事实上已消失，所有的互连位于失，所有的互连位于逻辑单元之上。逻辑单元之上。标准单元 例3输入NAND标准单元(from ST Microelectronics):C=负载电容T=输入上升/下降时间开发标准单元库的原因l对于全定制设计，模块的规模变得过于庞大和复杂，设计周期过长，需要加快电路和版图设计。l缺乏具有手工实现复杂全定制模块设计能力的专业人员。l布线金属层从1层金属增加到2层金属或3层金属，易于自动布线。l包括在全定制设计流程中，当构建模块以预定义的标准来实现时，模块在20个单元以上的布局布线会更加容易，而

6、单元接口的标准化在库中就可以实现了。基本设计思想l把人工设计好的各种成熟的、优化的、版图等高的单元电路，存储在一个单元数据库中。l根据用户的要求，把电路分成各个单元的连接组合。l通过调用单元库的这些单元，以适当方式把它们排成几行，使芯片成长方形，行间留出足够的空隙作为单元行间的连线通道。l利用EDA工具，根据已有的布局、布线算法，可以自动布出用户所要求的IC。标准单元方法 1980ssignalsRoutingchannelVDDGND标准单元方法 1990sM2No RoutingchannelsVDDGNDM3VDDGNDMirrored CellMirrored Cell标准单元Cell

7、 boundaryN WellCell height 12 metal tracksMetal track is approx.3+3Pitch=repetitive distance between objectsCell height is“12 pitch”2Rails 10 InOutVDDGND标准单元InOutVDDGNDInOutVDDGNDWith silicided diffusionWith minimaldiffusionrouting标准单元AOutVDDGNDB2-input NAND gate棍棒图Contains no dimensionsRepresents r

8、elative positions of transistorsInOutVDDGNDInverterAOutVDDGNDBNAND2C (A+B)的二种方法XCABABCXVDDGNDVDDGNDCABX=C (A+B)BACijjVDDXXiGNDABCPUNPDNABCLogic Graph欧拉路径jVDDXXiGNDABCABCOAI22 逻辑图CABX=(A+B)(C+D)BADVDDXXGNDABCPUNPDNCDDABCD例:x=ab+cd如何检查版图？l设计规则检查（DRC）l电学规则检查(ERC)l版图与电路图的对照(LVS)l后仿真cadence软件环境licfb(b)To

9、 draw the layout of a P-Type TransistorDraw the P-type transistor(W/L=3m/0.6m)similarly.The only difference(apart from the sizes)would be to use pselect instead of nselect so that we get p type diffusion.The other change,or rather addition,would be put this entire device in n-well.(5-8)Draw a transistor similar to the N transistor for the increased width of 3m following steps 1 to 3.In step 4,use pselect(orange outline)instead of nselect.