图形设计方法.pptx

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1、6.1 6.1 设计初步设计初步 3.将设计项目设置成可调用的元件将设计项目设置成可调用的元件 图图6-2 将所需元件全部调入原理图编辑窗并连接好将所需元件全部调入原理图编辑窗并连接好 第1页/共19页6.1 6.1 设计初步设计初步 4.设计全加器顶层文件设计全加器顶层文件 图图6-3 连接好的全加器原理图连接好的全加器原理图f_adder.bdf 第2页/共19页6.1 6.1 设计初步设计初步 5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 图图6-4 f_adder.bdf工程设置窗工程设置窗 第3页/共19页6.1 6.1 设计初步设计初步 5.将设计项目设置成工程

2、和时序仿真将设计项目设置成工程和时序仿真 图图6-5 加入本工程所有文件加入本工程所有文件 第4页/共19页6.1 6.1 设计初步设计初步 5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 图图6-6 全加器工程全加器工程f_adder的仿真波形的仿真波形 第5页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.1 测频计数器设计测频计数器设计 图图6-7 含有时钟使能的两位十进制计数器含有时钟使能的两位十进制计数器 第6页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.1 测频计数器设计测频计数器设计 图图6-8

3、 两位十进制计数器工作波形两位十进制计数器工作波形 第7页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.2 频率计主结构电路设计频率计主结构电路设计 图图6-9 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件 第8页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.2 频率计主结构电路设计频率计主结构电路设计 图图6-10 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形 第9页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.3 时序控制电路设计时序控制电路设计 图图6

4、-11 测频时序控制电路测频时序控制电路 第10页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.3 时序控制电路设计时序控制电路设计 图图6-12 测频时序控制电路工作波形测频时序控制电路工作波形 第11页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.4 顶层电路设计顶层电路设计 图图6-13 频率计顶层电路原理图频率计顶层电路原理图 第12页/共19页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.4 顶层电路设计顶层电路设计 图图6-14 频率计工作时序波形频率计工作时序波形 第13页/共19页习习

5、题题 6-1.用用74148和和与与非非门门实实现现8421BCD优优先先编编码码器器，用用3片片74139组组成成一一个个5-24线译码器。线译码器。6-2.用用74283加加法法器器和和逻逻辑辑门门设设计计实实现现一一位位8421BCD码码加加法法器器电电路路，输输入入输输出出均均是是BCD码码，CI为为低低位位的的进进位位信信号号，CO为为高高位位的的进进位位信信号号，输输入为两个入为两个1位十进制数位十进制数A，输出用，输出用S表示。表示。6-3.设设计计一一个个7人人表表决决电电路路，参参加加表表决决者者7人人，同同意意为为1，不不同同意意为为0，同同意者过半则表决通过，绿指示灯亮；

6、表决不通过则红指示灯亮。意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。6-4.设设计计一一个个周周期期性性产产生生二二进进制制序序列列01001011001的的序序列列发发生生器器，用用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。6-5.用用D触触发发器器构构成成按按循循环环码码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。规律工作的六进制同步计数器。6-6.应用应用4位全加器和位全加器和74374构成构成4位二进制加法计数器。位二进制加法计数器。第14页/共19页习习 题

7、题 6-7.用用74194、74273、D触触发发器器等等器器件件组组成成8位位串串入入并并出出的的转转换换电电路路，要要求求在在转转换换过程中数据不变，只有当过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。位一组数据全部转换结束后，输出才变化一次。如果使用如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？触发器和非门来完成上述功能，应该有怎样的电路？6-8.用用一一片片74163和和两两片片74138构构成成一一个个具具有有12路路脉脉冲冲输输出出的的数数据据分分配配器器。要要求求在在原原理理图图上上标标明明第第1路路到到第第12路路输输出出的

8、的位位置置。若若改改用用一一片片74195代代替替以以上上的的74163，试试完成同样的设计。完成同样的设计。6-9.用用同同步步时时序序电电路路对对串串行行二二进进制制输输入入进进行行奇奇偶偶校校验验，每每检检测测5位位输输入入，输输出出一一个个结结果。当果。当5位输入中位输入中1的数目为奇数时，在最后一位的时刻输出的数目为奇数时，在最后一位的时刻输出1。6-10.用用7490设设计计模模为为872的的计计数数器器，且且输输出出的的个个位位、十十位位、百百位位都都应应符符合合8421码码权重。权重。6-11.用用74161设计一个设计一个97分频电路，用置分频电路，用置0和置数两种方法实现。

9、和置数两种方法实现。6-12.某某通通信信接接收收机机的的同同步步信信号号为为巴巴克克码码1110010。设设计计一一个个检检测测器器，其其输输入入为为串串行行码码x，输出为检测结果，输出为检测结果y，当检测到巴克码时，输出，当检测到巴克码时，输出1。第15页/共19页实实 验验 与与 设设 计计 6-1.用原理图输入法设计8位全加器(1)实实验验目目的的：熟熟悉悉利利用用Quartus的的原原理理图图输输入入方方法法设设计计简简单单组组合合电电路路，掌掌握握层层次次化化设设计计的的方方法法，并并通通过过一一个个8位位全全加加器器的的设设计计把把握握利利用用EDA软件进行原理图输入方式的电子线

10、路设计的详细流程。软件进行原理图输入方式的电子线路设计的详细流程。(2)实实验验原原理理：一一个个8位位全全加加器器可可以以由由8个个1位位全全加加器器构构成成，加加法法器器间间的的进进位位可可以以串串行行方方式式实实现现，即即将将低低位位加加法法器器的的进进位位输输出出cout与与相相临临的的高高位位加加法法器器的的最最低低进进位位输输入入信信号号cin相相接接。而而一一个个1位位全全加加器器可可以以按按照照6.1节介绍的方法来完成。节介绍的方法来完成。(3)实实验验内内容容1：按按照照6.1节节介介绍绍的的方方法法与与流流程程，完完成成半半加加器器和和全全加加器器的的设设计计，包包括括原原

11、理理图图输输入入、编编译译、综综合合、适适配配、仿仿真真、实实验验板板上上的的硬硬件件测测试试，并并将将此此全全加加器器电电路路设设置置成成一一个个硬硬件件符符号号入入库库。键键1、键键2、键键3(PIO0/1/2)分分别别接接ain、bin、cin；发发光光管管D2、D1(PIO9/8)分分别接别接sum和和cout。第16页/共19页实实 验验 与与 设设 计计 6-1.用原理图输入法设计8位全加器(4)实实验验内内容容2：建建立立一一个个更更高高层层次次的的原原理理图图设设计计，利利用用以以上上获获得得的的1位位全全加加器器构构成成8位位全全加加器器，并并完完成成编编译译、综综合合、适适

12、配配、仿仿真真和和硬硬件件测测试试。建建议议选选择择电电路路模模式式1（附附录录图图3）；键键2、键键1输输入入8位位加加数数；键键4、键键3输输入入8位位被被加加数数；数数码码6/5显显示示加加和和；D8显显示示进进位位cout。(5)实实验验报报告告：详详细细叙叙述述8位位加加法法器器的的设设计计流流程程；给给出出各各层层次次的的原原理理图图及及其其对对应应的的仿仿真真波波形形图图；给给出出加加法法器器的的时时序序分分析析情情况况；最最后后给出硬件测试流程和结果。给出硬件测试流程和结果。第17页/共19页实实 验验 与与 设设 计计 6-2.用原理图输入法设计较复杂数字系统用原理图输入法设

13、计较复杂数字系统(1)实实验验目目的的：熟熟悉悉原原理理图图输输入入法法中中74系系列列等等宏宏功功能能元元件件的的使使用用方方法法，掌掌握握更更复复杂杂的的原理图层次化设计技术和数字系统设计方法。完成原理图层次化设计技术和数字系统设计方法。完成8位十进制频率机的设计。位十进制频率机的设计。(2)原原理理说说明明：利利用用6.2节节介介绍绍的的2位位计计数数器器模模块块，连连接接它它们们的的计计数数进进位位，用用4个个计计数数模模块块就就能能完完成成一一个个8位位有有时时钟钟使使能能的的计计数数器器；对对于于测测频频控控制制器器的的控控制制信信号号，在在仿仿真真过过程程中中应应该该注注意意它它

14、们们可可能能的的毛毛刺刺现现象象。最最后后按按照照6.2节节中中的的设设计计流流程程和和方方法法即即可可完完成成全全部设计。部设计。(3)实实验验内内容容：首首先先完完成成2位位频频率率计计的的设设计计，然然后后进进行行硬硬件件测测试试，建建议议选选择择电电路路模模式式2；数数码码2和和1显显示示输输出出频频率率值值，待待测测频频率率F_IN接接clock0；测测频频控控制制时时钟钟CLK接接clock2，若若选选择择clock2=8Hz，门门控控信信号号CNT_EN的的脉脉宽宽恰恰好好为为1秒秒。然然后后建建立立一一个个新新的的原原理理图图设设计计层层次次，在在此此基基础础上上将将其其扩扩展展为为8位位频频率率计计，仿仿真真测测试试该该频频率率计计待待测测信信号号的的最最高频率，并与硬件实测的结果进行比较。高频率，并与硬件实测的结果进行比较。(4)实实验验报报告告：给给出出各各层层次次的的原原理理图图、工工作作原原理理、仿仿真真波波形形图图和和分分析析，详详述述硬硬件件实实验验过程和实验结果。过程和实验结果。第18页/共19页感谢您的观看。第19页/共19页