《微机原理与应用教学资料》第五章(课件).ppt

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1、1 1第五章 存储器存储器电气学院学习部资料库电气学院学习部资料库2n5-1 5-1 存储器分类存储器分类n5-2 5-2 随机存取存储器随机存取存储器n5-3 5-3 只读存储器只读存储器n5-4 CPU5-4 CPU与存储器的连接与存储器的连接重点：重点：1 1、区分、区分ROMROM、RAMRAM 2 2、数据在内存中的存放格式、数据在内存中的存放格式 3 3、存储器芯片介绍及扩展、存储器芯片介绍及扩展 74LS13874LS138 存储器：信息存储部件存储器：信息存储部件 1 1、0 0状态状态电气学院学习部资料库35.1 5.1 存储器分类存储器分类一、按和一、按和CPUCPU的关系

2、分：的关系分：内存：内存：CPUCPU可直接访问；存储速度快；容量有限，受地址总可直接访问；存储速度快；容量有限，受地址总 线位数限制线位数限制外存：外存：CPUCPU不可直接访问；存储速度慢；海量，要配置专门不可直接访问；存储速度慢；海量，要配置专门的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、光盘、光盘、U U盘盘CPUCPU通过内存间接访问外存通过内存间接访问外存二、按材料分：二、按材料分：半导体（内存）；磁表面（外存）半导体（内存）；磁表面（外存）CPU内存内存外存外存CACHE 电气学院学习部资料库41 1、ROMROM 只读存储

3、器，用于存储操作系统程序只读存储器，用于存储操作系统程序BIOSBIOS及用户固化程及用户固化程序，掉电时数据仍存在。按是否可以多次写入及擦除方法可序，掉电时数据仍存在。按是否可以多次写入及擦除方法可分为以下分为以下4 4种：种：掩膜型掩膜型ROMROM：厂家烧写：厂家烧写 无法再次写入无法再次写入 PROMPROM：用户烧写用户烧写 无法再次写入无法再次写入 EPROM EPROM：紫外线擦除：紫外线擦除 可以多次写入可以多次写入 EEPROMEEPROM：电可擦除：电可擦除 可以多次写入可以多次写入三、半导体存储器的分类三、半导体存储器的分类电气学院学习部资料库52 2、RAMRAM：随机

4、存取存储器，可读写，掉电时数据丢失。按集成电随机存取存储器，可读写，掉电时数据丢失。按集成电路内部结构的不同可分为两种：路内部结构的不同可分为两种：SRAMSRAM：信息存于触发器内；存取速度快，信息存于触发器内；存取速度快，2020 40ns40ns；价格高价格高DRAMDRAM：信息存于极间电容内；存取速度慢，信息存于极间电容内；存取速度慢，100100200ns200ns；价格低价格低电气学院学习部资料库6四、选择存储器考虑因素四、选择存储器考虑因素易失性易失性 只读性只读性 位容量位容量 速度速度 功耗功耗 双极型（电流型）功耗大双极型（电流型）功耗大 CMOSCMOS型（电压型）功耗

5、小型（电压型）功耗小可靠性可靠性 价格价格电气学院学习部资料库7五、数据在内存中存储格式五、数据在内存中存储格式1 1、数据在内存中以字节为单位数据在内存中以字节为单位，1 1个字节占内存一个地址，个字节占内存一个地址，并且地址由并且地址由00000H00000H开始直至开始直至CPUCPU所能支持的最高地址所能支持的最高地址2 2、一个字按相邻两个字节存放一个字按相邻两个字节存放，存入时以低位字节在低，存入时以低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示地址，高位字节在高地址，字单元的地址以低位地址表示电气学院学习部资料库85-2 5-2 随机存取存储器随机存取存储器RAM

6、RAM一、静态随机存取存储器一、静态随机存取存储器SRAM SRAM （StaticStatic）1 1、SRAMSRAM的结构的结构一个基本存储单元：用于存储一位信息一个基本存储单元：用于存储一位信息“0”0”或或“1”1”存储矩阵：一块存储器芯片中的存储单元按位结构或存储矩阵：一块存储器芯片中的存储单元按位结构或字结构排列成矩阵，存储二进制信息字结构排列成矩阵，存储二进制信息矩阵：可以节约译码电路矩阵：可以节约译码电路例：共例：共9 9个数据，以矩阵个数据，以矩阵3333排列，即排列，即 ，则共需则共需6 6根地址线，若以线性排列，共需根地址线，若以线性排列，共需9 9根，节约根，节约3

7、3根根电气学院学习部资料库9字结构字结构 M*M*8 8 ：一个字节的：一个字节的8 8位在一块芯片上，即一片有位在一块芯片上，即一片有8 8根根数据线，用于容量较小的静态数据线，用于容量较小的静态RAMRAM位结构位结构 N*N*1 1 ：一片只有：一片只有1 1根数据线，字节操作需要根数据线，字节操作需要8 8片构成片构成一组，基本单元作不同字的同一位，用于动态一组，基本单元作不同字的同一位，用于动态RAMRAM地址译码器：对地址译码器：对CPUCPU发出的地址信号译码发出的地址信号译码存储器控制电路：片选、读、写存储器控制电路：片选、读、写片选：产生信号选中芯片，允许对其进行读、写操作片

8、选：产生信号选中芯片，允许对其进行读、写操作读、写：控制三态双向缓冲器（输出入驱动），控制数据流读、写：控制三态双向缓冲器（输出入驱动），控制数据流方向方向电气学院学习部资料库10地地址址译译码码器器存存 储储矩矩 阵阵三三态态双双向向缓缓冲冲器器存储器存储器 控制逻辑控制逻辑A A0 0A A1 1A AP PR/WR/WCSCSD D0 0D D1 1DnDn片选片选读写信号读写信号电气学院学习部资料库112 2、SRAMSRAM芯片芯片61166116（2k*82k*8位）位）62646264（8k*88k*8）6212862128（16k*816k*8）这一系列芯片的数据引脚都是这一系

9、列芯片的数据引脚都是8根，只是地址引脚和控制根，只是地址引脚和控制引脚不同引脚不同例：例：62646264：8k*8 8k*8 存储空间存储空间 地址线地址线 数据线数据线 8k=2 8k=213 13 13 13根（根（A A1212A A0 0）8 8根（根（IOIO7 7 IOIO0 0）控制线：控制线：4 4根（根（CECE1 1、CECE2 2 、WE WE、OEOE）CE=CE1CE=CE1 CE2CE2未选中未选中H读操作读操作HLL写操作写操作LHL工作方式工作方式WEOE CE电气学院学习部资料库12另：另：1k=210 10根根 A9A0 1M=220 20根根 A19A0

10、存储速度快，但价格贵存储速度快，但价格贵二、二、DRAM：Dynamic 信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息丢失，需要对数据信息丢失，需要对数据“刷新刷新”（将存储单元中的信息读出，（将存储单元中的信息读出，经刷新放大器放大后再写入以保存电荷上的信息）经刷新放大器放大后再写入以保存电荷上的信息）一般刷新时间一般刷新时间2ms 存储速度较慢，但价格便宜存储速度较慢，但价格便宜电气学院学习部资料库13三、高速缓存器三、高速缓存器CACHECACHE为解决与为解决与CPU速度匹配及价格问题的矛盾，引入速度匹配及价格问题的矛盾，引入

11、CACHE技术技术CACHE：为介于：为介于CPU和主存储器之间的小容量和主存储器之间的小容量SRAM作用：用于存放作用：用于存放CPU经常访问的代码和数据，以实现经常访问的代码和数据，以实现CPU的零等待。的零等待。开机时开机时CACHE无任何内容无任何内容将主存储器中经常被将主存储器中经常被CPU使使用的一部分内容用的一部分内容“拷贝拷贝”到到CACHE中中CPU要读取存储要读取存储器数据时，器数据时，CACHE控制器根据送出的地址，判定数据是控制器根据送出的地址，判定数据是否在否在CACHE中中若在，则若在，则“命中命中”当当CACHE：32k时，命中率时，命中率86%当为当为64k时，

12、命中率时，命中率92%电气学院学习部资料库14四、存储器的工作时序四、存储器的工作时序图图5-9地址地址 ADCtRCtAtARBtCX数据输出数据输出电气学院学习部资料库15存储器和存储器和CPU连接时的要求：连接时的要求：1.CPU的读周期的读周期 TA。从。从CPU送出的地址信号有送出的地址信号有效到效到CPU要求的数据在总线上稳定的时间间隔要求的数据在总线上稳定的时间间隔 TA。2.从片选信号有效到从片选信号有效到CPU要求的数据在总线上稳要求的数据在总线上稳定的时间间隔定的时间间隔 TCO，否则外部电路须产生，否则外部电路须产生WAIT信号，迫使信号，迫使CPU插入插入TW周期来满足

13、上述时周期来满足上述时间要求。间要求。电气学院学习部资料库165-3 5-3 只读存储器只读存储器 ROMROM芯片系列：芯片系列：2764、2716、2732、27128、27256 这一系列芯片的数据引脚都是这一系列芯片的数据引脚都是8根，只是地址引脚和控制根，只是地址引脚和控制引脚不同引脚不同例：例：2764芯片，容量芯片，容量8k8，图，图5-14地址线：地址线：A12A0，数据线：，数据线：D7D0读出：读出：芯片使能芯片使能 ：输出允许，连到信号线：输出允许，连到信号线RD编程：编程：编程时电压输入：编程时电压输入 ：编程脉冲控制端：编程脉冲控制端ROM相对于相对于RAM，少了，少

14、了 ，多了，多了电气学院学习部资料库175-4 CPU5-4 CPU与存储器的连接与存储器的连接连接时应考虑：连接时应考虑：CPU总线的负载能力总线的负载能力 数据缓冲器或总线驱动器数据缓冲器或总线驱动器 CPU的时序与的时序与M存取时间的配合存取时间的配合 M与地址总线的连接与地址总线的连接（存储器的地址分配和片选）存储器的地址分配和片选）片内寻址片内寻址 CPU的低位地址的低位地址 片间寻址片间寻址 CPU的高位地址的高位地址 M与数据线、控制信号的连接与数据线、控制信号的连接 电气学院学习部资料库18一、存储器的地址选择一、存储器的地址选择只有在只有在CS有效时，才可能对该芯片进行操作！

15、有效时，才可能对该芯片进行操作！片内寻址片内寻址(字选字选)低位低位AB连到芯片的地址线，地址连到芯片的地址线，地址连续。连续。片间寻址片间寻址(片选片选)高位高位AB经译码器或线性组合后连经译码器或线性组合后连到芯片的片选线到芯片的片选线电气学院学习部资料库191.线性选择（线选）线性选择（线选）例例5-1 用两片用两片SRAM6264 组成组成16KX8位的存储器系统位的存储器系统 图图5-19 6264 8KX8 需两片需两片16K存储器系统所需地址线：存储器系统所需地址线：214 A13A0片内地址线：片内地址线：A12A0 A13 A12 A11A0 片选片选 字选字选 （连续地址）

16、（连续地址）电路连接：电路连接：字选线、控制线、数据线并联字选线、控制线、数据线并联片选线接高位地址线片选线接高位地址线 图图5-19电气学院学习部资料库20图5-19A12 6264A0 1#D7 D0CSA12 6264A0 2#D7 D0CSA13M/IOABDB电气学院学习部资料库21各芯片地址范围：各芯片地址范围：A13A12|A11A10 A9A8|A7A6A5A4|A3A2A1A01#00 0000 0000 0000 .01 1111 1111 1111 1#地址范围：地址范围：0000H1FFFH2#10 0000 0000 0000 .11 1111 1111 1111 2

17、#地址范围：地址范围：20003FFFH电气学院学习部资料库22特点：特点：n接线简单接线简单nA19A14没接，可随意，没接，可随意，地址重叠地址重叠nA19A13其中可接任一根到片选线，若其中可接任一根到片选线，若A14接到片选，接到片选，地址地址不连续不连续。基本地址：基本地址：0000H1FFFH，4000H5FFFH(其余高位地址其余高位地址线设为线设为0）n若多于若多于2根高位地址线作片选，任意时刻只能有一根为低根高位地址线作片选，任意时刻只能有一根为低电平。若电平。若A13、A14分别接一个芯片，地址？分别接一个芯片，地址？电气学院学习部资料库232.全译码全译码 对全部地址总线

18、进行译码。对全部地址总线进行译码。74LS13874LS138地址译码器地址译码器C B A-C B A-译码输入，译码输入，Y Y0 0YY7 7-译码输出译码输出 G G1 1G G2A2AG G2B2B-控制端控制端74LS13874LS138VccY0Y1Y2Y3Y4Y5Y6Y7G G1 1G G2A2AG G2B2BCBAGND 控控制制端端输输入入端端译译码码输输出出电气学院学习部资料库24真值表真值表每每一一根根Yi接接一一块块芯芯片片Y7=0，其余为，其余为1111Y6=0，其余为，其余为1011Y5=0，其余为，其余为1101Y4=0，其余为，其余为1001Y3=0，其余为，

19、其余为1110Y2=0，其余为，其余为1010Y1=0，其余为，其余为1100Y0=0，其余为，其余为10001 0 0输出输出ABCG1 G2AG2B电气学院学习部资料库25电气学院学习部资料库26存储器的扩展存储器的扩展n说明：说明：根据单片容量和要求的总容量，确定芯片片数根据单片容量和要求的总容量，确定芯片片数 根据单片容量，确定片内寻址所需要的地址线数根据单片容量，确定片内寻址所需要的地址线数 紧接下来的三根地址线作为紧接下来的三根地址线作为74LS138的的3路输入信号，其路输入信号，其输出的某几位作为芯片的片选信号，实现组间寻址输出的某几位作为芯片的片选信号，实现组间寻址 其余所有

20、高位地址线和其余所有高位地址线和M/IO一起作为一起作为74LS138的控制输的控制输入入（与非门，不可以用或非门）（与非门，不可以用或非门）电气学院学习部资料库27解：解：6116(2K*8)6116(2K*8)芯片芯片8k*88k*8存储系统存储系统，需要需要4片片6116 单单片容量片容量2K 片内寻址所需要的地址线数片内寻址所需要的地址线数11根根：A10A0紧接下来的三根地址线紧接下来的三根地址线A13A12A11 74LS138的的CBA其输出的其输出的Y0Y3位作为芯片的片选信号，实现组间寻址位作为芯片的片选信号，实现组间寻址其余高位地址线其余高位地址线A19A14、M/IO作为

21、作为74LS138的控制输入的控制输入补充完整其余部分，如：数据线、读写控制线，并注意箭补充完整其余部分，如：数据线、读写控制线，并注意箭头的方向头的方向例例1：6116(2k*8)芯片芯片8k*8存储系统存储系统 电气学院学习部资料库28D D7 7 D D0 0CECEOEOEA A1010 A A0 0A A1010 A A0 0A A1010 A A0 0D D7 7 D D0 0G G1 1G G2B2BC C B BA AM/M/IOIOA A1919A A1414A A1313A A1212A A1111G G2A2AY Y0 0Y Y1 1Y Y2 2Y Y3 3Y Y4 4Y

22、 Y5 5Y Y6 6Y Y7 7CECECECEOEOEOEOE74LS3874LS38CECEOEOEA A1010 A A0 0D D7 7 D D0 0D D7 7 D D0 0WEWEWEWEWEWEWEWE4#4#611661163#3#2#2#1#1#WRWRRDRDA A1010 A A0 0D D7 7 D D0 0电气学院学习部资料库29 A19A18A17A16|A15A14A13A12|A11A10 A9A8|A7A6A5A4|A3A2A1A01#1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 .1 1 1 1 1 1 0 0 0 1 1

23、 1 1 1 1 1 1 1 1 12K芯片占用的地址空间分别为：（如图所示译码连接）芯片占用的地址空间分别为：（如图所示译码连接）SRAM1：FC000HFC7FFHSRAM2：FC800HFCFFFHSRAM3：FD000HFD7FFHSRAM4：FD800HFDFFFH电气学院学习部资料库30n2.部分译码部分译码 对部分高位地址总线进行译码。对部分高位地址总线进行译码。电气学院学习部资料库31数据线数据线：若若CPU为为8088，数据线，数据线8位，各芯片数据线并联位，各芯片数据线并联 8位位DB；若若CPU为为8086，数据线，数据线16位位，奇偶存储体由，奇偶存储体由A0和和BHE

24、选择哪选择哪个存储体个存储体位扩展：位扩展：2k*4 2k*8 两片同一片选线两片同一片选线 2k*4字扩展：字扩展：2k*8 4k*8 两片不同片选线两片不同片选线 2k*8控制线控制线：各芯片控制线并联，：各芯片控制线并联，若为最小模式注意若为最小模式注意M/IO应为高电平应为高电平二、存储器数据线与控制线的连接二、存储器数据线与控制线的连接电气学院学习部资料库32例例2 2：27642764芯片芯片16k16k字字系统，要求系统，要求 第一组：第一组：B8000HB8000HBBFFFHBBFFFH 第二组：第二组：BC000HBC000HBFFFFHBFFFFH解解:第一组第一组:A1

25、9A18A17A16|A15A14A13A12|A11A10 A9A8|A7A6A5A4|A3A2A1A0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 .1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 构成的是字系统构成的是字系统 A0作为偶存储器片选信号作为偶存储器片选信号 2764芯片芯片8K*8 片内寻址需要片内寻址需要13根地址线根地址线A13A1 A16A14作为作为74LS138的的3路输入信号路输入信号,A19A17作为作为74LS138的控制输入的控制输入电气学院学习部资料库33OEOE+CECEOEOEOEO

26、EBHEBHERDRDA13 A127642764第二组第二组(奇地址奇地址)27642764第二组第二组(偶地址偶地址)27642764第一组第一组G G1 1G G2B2BC C B BA AM/IOM/IOA17G G2A2AY Y0 0Y Y1 1Y Y2 2Y Y3 3Y Y4 4Y Y5 5Y Y6 6Y Y7 774LS3874LS38D7 D0D7 D0D7 D0D7 D0D15 D0D15 D8D7 D0A12 A0A12 A0A12 A0CECECECEA19A18A16A15A14A0电气学院学习部资料库34n说明说明:由于构成的是字系统，所以必须先将二块的由于构成的是字

27、系统，所以必须先将二块的2764芯片构芯片构成一组成一组 M M奇地址和偶地址的选择奇地址和偶地址的选择:通过将通过将A A0 0和和BHEBHE分别与分别与Y Yi i信号相信号相或或实现实现 偶地址存储体数据线连到数据总线偶地址存储体数据线连到数据总线D7D0 奇地址存储体数据线连到数据总线奇地址存储体数据线连到数据总线D15D8 ROMROM芯片，只读，与数据总线的连接是单向芯片，只读，与数据总线的连接是单向 且只有且只有OE OE 没有没有WEWE电气学院学习部资料库35 D7D0D7D0CECEOEOEA12A0+A0D7D0G G1 1G G2B2BCB BAM/IOM/IOA19

28、A17A18A16A15A14G G2A2AY Y0 0Y Y1 1Y Y2 2Y Y3 3Y Y4 4Y Y5 5Y Y6 6Y Y7 7CECECECEOEOEOEOEBHERDRDA1A1374LS13874LS13827642764第二组第二组(奇地址奇地址)27642764第二组第二组(偶地址偶地址)27642764第一组第一组 D15D8D7D0D15D0D7D0A12A0A12A0电气学院学习部资料库36例例3：用：用6264、2732、译码器组成、译码器组成8K字字ROM和和8K字字RAM（参见课本例（参见课本例5-4）解：解：6264 8K A0A12 需需2片片 2732

29、4K A0A11 需需4片片 字系统字系统 字选线为字选线为A1A12 2732的的A0A11 A1A13 6264的的A0A12 用用 A0、BHE区别奇偶存储体区别奇偶存储体 6264：A0反相后反相后CE2，BHE反相后反相后CE2 2732：参见图：参见图5-18，注意注意A13的接法的接法 数据线：数据线：D15D8奇存储体，奇存储体，D7D0 偶存储体偶存储体 3-8译码器：译码器：M/IOG1 ；Yi接芯片片选端接芯片片选端电气学院学习部资料库37 各芯片地址范围：各芯片地址范围：2732 第一组第一组 00000H01FFFH 第二组第二组 02000H03FFFH 均包含两片均包含两片 6264 04000H07FFFH例：例：2732 第一组第一组 00000H01FFEH（全偶地址）（全偶地址）00001H01FFFH（全奇地址）（全奇地址）电气学院学习部资料库38谢谢大家！谢谢大家！作业：5-7，8，9，13电气学院学习部资料库