微机原理与接口技术——工作原理.pptx

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1、1内容提要8086/88CPU 管脚定义 8086/88CPU 总线周期和操作时序8086/88CPU 工作模式8086/88CPU 存储器接口第1页/共35页21.1.管脚定义管脚定义第2页/共35页38086/88管脚描述8086:16位微处理器，位微处理器，16位外部数据总线位外部数据总线8088:16位微处理器，位微处理器，8位外部数据总线位外部数据总线第3页/共35页48086/88管脚功能AD15-AD0 分时复用地址（ALE=1）/数据总线（ALE=0）A19/S6-A16/S3 20位地址线的高4位或状态线S6-S3M/IO 标识地址线用作存储器地址还是IO地址RD 读信号，低

2、电平有效WR 写信号，低电平有效第4页/共35页5分时复用的概念分时复用就是一个引脚在不同的时刻具有两个甚至多个作用最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数8088/8086CPU的数据地址线采用了总线复用方法第5页/共35页68086/88管脚功能（续）ALE 地址锁存允许信号。高电平表示地址数据总线上传送的是地址DT/R 数据发送/接收控制信号DEN 数据允许信号INTR 当为1且IF=1时，CPU准备进行中断服务。在当前指令执行完后INTA变为低电平以响应中断。第6页/共35页78086/88管脚功能（续）INTA 中断响应信号NMI 非屏蔽中断信号。上

3、升沿有效CLK 主时钟信号。8088的工作时钟为5MHz。VCC 电源，+5VGND 地线，0V第7页/共35页88086/88管脚功能（续）MN/MX 工作模式选择信号BHE 总线高字节有效。在读或写操作期间，使能数据总线的高8位READY 准备好信号。用于在CPU的总线周期中插入等待状态。该信号由存储器或I/O设备产生。RESET 复位信号。高电平持续4个时钟周期以上才有效。第8页/共35页98086/88管脚功能（续）TEST 测试信号。当CPU执行WAIT指令时，每5个CLK检测管脚，若为1，则等待；否则执行下一条指令。在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8

4、087的操作保持同步 HOLD 总线请求信号HLDA 总线请求响应信号RO/GT1和RO/GT0 在大模式下，用于请求/证实DMA操作第9页/共35页108086/88管脚功能（续）LOCK 总线锁定信号。由指令前缀激活。QS1和QS0 队列状态信号。用于标识内部指令队列的状态。第10页/共35页118086/88管脚功能（续）S7，S6，S5，S4，S3，S2，S1，S0 S7为1，S6为0 S5等于IF S4和S3指示在当前总线周期哪一段正在被存取第11页/共35页128086/88管脚功能（续）S2、S1和S0指示当前总线周期的功能第12页/共35页132.2.总线周期及时序总线周期及时

5、序第13页/共35页14基本概念时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系。总线周期是指CPU完成一次访问存储器（或I/O端口）的操作所需要的时间。对于8086/88CPU，基本总线周期包括4个时钟周期（T1T4）。这个时钟周期也称为T状态。Ti是在两个总线周期之间插入的空闲时钟周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 总线周期总线周期若干个12个第14页/共35页158086/88的总线周期存储器写总线周期存储器读总线周期I/O写总线周期I/O读总线周期中断响应周期总线请求及响应周期第15页/共35页16

6、8086写总线周期第16页/共35页178086读总线周期第17页/共35页188086读操作时序主频：主频：5Mhz第18页/共35页198086时序（续）T1状态8086把地址放在地址/数据总线上ALE锁存地址，M/IO和DT/R指明存储器访问或I/O访问，确定数据传送方向。T2状态发出RD、WR和DEN信号T3状态在T3的前沿采样READY信号，若为低电平，则在T3之后插入等待状态Tw（等价于T3）。第19页/共35页208086时序（续）T4状态T4的前沿采样数据总线。然后，所有总线信号变为无效，为下一总线周期做好准备。第20页/共35页21READY信号线的使用T3Tw8086在访问

7、慢速存储器或I/O设备时需要在T3和T4之间插入一个或多个等待状态Tw。存储器或I/O设备是通过READY信号来控制是否要插入Tw状态。Sampled again第21页/共35页223.3.工作模式工作模式第22页/共35页23两种工作模式：最大模式和最小模式。最小模式：就是在系统中只有8086/8088一个处理器。在这种系统中所有的总线控制信号都直接由8086/8088产生，在这样系统中的总线控制逻辑电路被减到最少。最大模式：可包含两个或多个处理器，一个为主处理器，其他的是协处理器（协助主处理器工作）。和8086/8088CPU配合使用的协处理器主要有数值运算协处理器8087和输入/输出协

8、处理器8089。加电时，设置微处理器管脚MN/MX电平的高低，可以控制微处理器工作在最小模式或最大模式8086CPU工作模式第23页/共35页24最小模式存储器外设DEN DT/RAD15-0BHEA19-16ALEM/IOWRRDCLKREADYRESET8086CPUMN/MX+5V+5VBHERES82848282STBOE8286TOEData BusAddr.Bus第24页/共35页25带三态缓冲的8位数据锁存器8282QDCLKQDCLKQDCLKDI0DI1DI7STBDO0DO1DO7OESTB：选通脉冲选通脉冲OE：为为0时输出有效时输出有效 为为1时输出为三态时输出为三态第

9、25页/共35页26带三态的8位双向数据缓冲器8286A0A1A7OEB0B1B7T第26页/共35页278284时钟生成器第27页/共35页28最大模式在最大模式下，下列管脚将被重新定义：ALEWRM/IODT/RDENINTAHOLDHLDA这需要增加8284总线控制器来产生相应的控制信号。第28页/共35页29最大模式A16-19第29页/共35页308288总线控制器第30页/共35页314.4.存储器接口存储器接口第31页/共35页328086存储器特点数据总线16位，地址总线20位，可寻址空间为1M字节。利用BHE信号线，可按字节或字寻址第32页/共35页3316位存储器接口框图奇地址存储体A180SELD70偶地址存储体A180SELD70A191A0BHED70D158512K512K第33页/共35页34例：16位存储器接口A0第34页/共35页计算机科学与技术学院 体系结构中心35感谢您的观看！第35页/共35页