TSPC锁存器的设计仿真实验报告.pdf

《TSPC锁存器的设计仿真实验报告.pdf》由会员分享，可在线阅读，更多相关《TSPC锁存器的设计仿真实验报告.pdf（8页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、.HSPICE 简介 SPICE（Simulator Program with Integrated Circuit Emphasis，以集成电路为重点的模拟程序）模拟器最初于 20 世纪 70 年代在 berkeley 开发完成，能够求解描述晶体管、电阻、电容以及电压源等分量的非线性微分方程。SPICE模拟器提供了许多对电路进行分析的方法，但是数字 VLSI 电路设计者的主要兴趣却只集中在直流分析（DC analysis）和瞬态分析（transient analysis）两种方法上，这两种分析方法能够在输入固定或实时变化的情况下对节点的电压进行预测。SPICE 程序最初是使用 FORTRAN

2、 语言编写的，所以 SPICE 就有其自身的一些相关特点，尤其是在文件格式方面与 FORTRAN 有很多相似之处。现在，大多数平台都可以得到免费的 SPICE 版本，但是，往往只有商业版本的 SPICE 才就有更强的数值收敛性。尤其是 HSPICE，其在工业领域的应用非常广泛，就是因为其具有很好的收敛性，能够支持最新的器件以及互连模型，同事还提供了大量的增强功能来评估和优化电路。PSPICE 也是一个商业版本，但是其有面向学生的限制性免费版本。本章所有实例使用的都是 HSPICE，这些实例在平台版本的 SPICE 中可能不能正常运行。虽然各种 SPICE 模拟器的细节随着版本和操作平台的不同而

3、各不相同，但是所有版本的 SPICE 都是这样工作的：读入一个输入文件，生产一个包括模拟结果、警告信息和错误信息的列表文件。因为以前输入文件经常是以打孔卡片盒的方式提供给主机的，所以人们常常称输入文件为 SPICE“卡片盒（deck）”，输入文件中的每一行都是一张“卡片”。输入文件包含一个由各种组件和节点组成的网表。当然输入文件也包含了一些模拟选项、分析指令以及器件模型。网吧可以通过手工的方式输入，也可以从电路图或者 CAD 工具的版图(layout)中提取。一个好的 SPICE“卡片盒”就好像是一段好的软件代码，必须具有良好的可读性、可维护性以及可重用性。适当地插入一些注释和空白间隔有助于提

4、高“卡片盒”的可读性。一般情况下，书写 SPICE“卡片盒”的最好方法就是：先找一个功能完备、正确的“卡片盒”范例，然后在此基础上对其进行修改。.二、要与要求 在两相时钟技术中，必须十分小心的对两个时钟信号进行布线以保证它们的重叠性最小。虽然 CMOS 提供了一种允许时钟偏差的解决办法，但还可以设计出只用单相位时钟的寄存器。由 Yuan 和 Svensson 提出的真单相钟控寄存器（TSPCR，True Single-Phase Clocked Register）使用单个时钟。它解决了上述问题。该锁存器主要是能够很好的解决上述问题，达到记录和保持数据的本领，在一定程度上解决了之前所遇到的问题。

5、该锁存器能在 CLK 为高电平时记录并保存数据，在 CLK 为低电平时，即使出现 IN 为 1，将对数据进行丢弃。通过HSPICE 软件模拟，达到本次课程设计的目的。关键字：课程设计，TSPC，HSPICE，真单相钟控寄存器 三、设计原理 下图【图 1】是正锁存器的基本原理图。对于正锁存器，当 CLK 为高时，锁存器处于透明模式，相当于两个串联的反相器；因此锁存器是非反相的，并把输入传送到输出。反之，当 CLK=0 时，两个反相器都不起作用，锁存器处于维持状态。只有上拉网络起作用，而下拉网络则不工作。由于采用两级串联的方法，在这一模式下不会有任何信号可以从锁存器的输入传送到输出端。一个寄存器可

6、以通过串联正反锁存器来构成。其时钟负载与通常的传输门寄存器活 CMOS 寄存器类似。它主要优点是只用单相位时钟。.对于【图 2】是反锁存器的基本原理图，它和正锁存器的原理是相似的。四、程序设计方案 程序详单（*.sp）：*TSPC.OPIIONS POST.TRAN 20ps 100ns M1 1 IN VDD VDD PCH L=1U W=3U M2 OUT 1 VDD VDD PCH L=1U W=3U M3 1 CLK 2 2 NCH L=1U W=3U M4 OUT CLK 3 3 NCH L=1U W=3U M5 2 IN 0 0 NCH L=1U W=3U M6 3 1 0 0 N

7、CH L=1U W=3U *电容 C 若取 0.01p，波形结果会有一定的不同 C1 OUT 0 0.06p VDD VDD 0 5 Vin IN 0 PULSE .2 3 2N 2N 2N 4N 22N Vclk CLK 0 PULSE .2 2 1N 1N 1N 4N 15N .MODEL NCH NMOS LEVEL=1.MODEL PCH PMOS LEVEL=1.END 设计原理：该锁存器共需 6 个 MOS 管，其中 2 个 PMOS，4 个 NMOS。在程序设计过程中，我们确定 M1、M2 为 PMOS 管，M3、M4、M5、M6 为 NMOS 管，.为了让实验效果明显，我们假定

8、电容 C 为 0.06pF。并且设定 PMOS、NMOS均为一级 HSPICE 模型。五、方案的实现 1HSPICE 软件运行图 2节点分析表 如上图显示，表中的 in 表示输入，clk 为始终脉冲，out 为锁存器输出。0 代表地，vdd 为高电平。1、2、3 为自行定义的节点.六、结果与分析 .按要求运行软件程序，可以得到以下图形.七、创新点 TSPC 还有一个额外优点：可以将逻辑功能嵌入到锁存器中，这就减少了锁存器相关的延迟。它除了完成锁存功能之外有实现了两个 In1 和 In2 的 AND功能。虽然这一锁存器的建立时间要比【图 1】的实现有所增加，但这一数字电路的整体性能得到了提高：建立时间的增加一般要小于一个 AND 门的延迟。这种将逻辑嵌入锁存器的方法已广泛应用于 EV4 DEC Alpha 微处理器及其他许多高性能处理器中。下图：