数字逻辑触发器及分析.pptx

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1、组合逻辑电路组合逻辑电路存储电路存储电路时序电路的一般结构 从图中可看出，时序电路由组合电路和存储电路两部分构成，通过反馈回路将两部分连成一个整体。站在不同的角度，信号的含义有所不同。第1页/共43页组合逻辑电路存储电路存储电路时序电路的一般结构外部输入内部输入外部输出内部输出外部输出函数：外部输出函数：内部输出（激励）函数：内部输出（激励）函数：第2页/共43页组合逻辑电路存储电路存储电路时序电路的一般结构存储电路输出存储电路输入（激励、控制）第3页/共43页组合逻辑电路组合逻辑电路存储电路存储电路时序电路的一般结构从状态的角度看外部状态内部状态，即时序电路的状态，简称状态。对时序电路的研究

2、，就是通过输入的变化规律，找出状态的变化规律，得到输出的变化规律。一般用现态Q(t)和次态Q(t+1)来描述状态的改变。现态Q(t)变化前的状态次态Q(t+1)变化后的状态Q(t)Q(t+1)时钟第4页/共43页时序电路的分类组合变换组合变换存储电路存储电路组合电路组合电路控制脉冲：控制脉冲：当当整整个个存存储储电电路路在在一一个个CPCP控控制制下下工工作作时时，称称为为同同步步时时序序电电路，若在两个以上或没有路，若在两个以上或没有CPCP控制，则称为异步时序电路。控制，则称为异步时序电路。输出函数：输出函数：第5页/共43页时序电路的描述方法次态方程激励方程输出方程组合变换组合变换存储电

3、路存储电路组合电路组合电路第6页/共43页次态真值表输入输入 现态现态次态次态次态卡诺图次态真值表的卡诺图形式。状态表状态转移表的简称，用表格的形式反映现态、输入、输出、次态的关系。输入输入X现态现态Q(t)01ABCDBCDADABC次态Q(t+1)无外部输出的状态表 输入输入X现态现态Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次态Q(t+1)/输出ZMealy型状态表 输入输入X现态现态Q(t)01输出输出ZABCDBCDADABC0001Moore型状态表次态Q(t+1)第7页/共43页状态图状态图是状态表的图形表示方式，直观。AB 0/0 Mealy型现态次态

4、转换条件输出状态转换方向读图（表）次序：现态输入输出次态A/0B 0 Moore型状态转换方向现态转换条件次态输出读图（表）次序：现态输出输入次态第8页/共43页 输入输入X现态现态Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次态Q(t+1)/输出ZMealy型状态表 输入输入X现态现态Q(t)01输出输出ZABCDBCDADABC0001Moore型状态表次态Q(t+1)ACBD0/00/00/00/11/11/01/01/0状态图A/0C/0B/0D/1转换条件的变量形式。状态图第9页/共43页5.2 双稳态元件锁存器和触发器双稳态元件是一种具有记忆功能的电子器件，

5、通常指锁存器和触发器。具有如下特点：1.有两个互补的输出端 Q 和2.有两个稳定状态。Q=1 称为“1”状态；Q=0 称为“0”状态。当输入信号不发生变化时，输出状态稳定不变。3.在一定输入信号作用下，可从一个稳定状态转移到另一个 稳定状态。4.输入信号作用前的状态称为现态，记作：Qt 输入信号作用后的状态称为次态，记作：Q t+1锁存器和触发器的区别：锁存器利用电平控制数据的输入；触发器利用脉冲或边沿控制数据的输入。第10页/共43页 双稳态元件按其数据输入端的名称分为SR型、JK型、D型和T型。锁存器和触发器是时序电路中的关键元件，要求掌握其外部特性和逻辑功能基本SR 锁存器（SetRes

6、et Latch）11Q/Q101由一对非门构成的双稳态电路。有两个稳态。11Q/Q11Q/Q01但这两个稳态不能受控，需增加输入端。第11页/共43页不允许由或非门构成的SR锁存器S RQ /Q0 00 11 01 1保持不变保持不变0 11 00 0功能表 S R Q(t)Q(t+1)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1010011 d d简化次态真值表S RQ(t+1)0 00 11 01 1Q(t)01 d第12页/共43页 S R Q(t)Q(t+1)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101001

7、1 d d次态真值表SRQ(t)00 01 11 1001Q(t+1)次态卡诺图次态方程（特性方程、状态方程）SRQ时序图逻辑符号SRQQ状态图（SR）0 01 1第13页/共43页由与非门构成的SR锁存器。11SR基本SR锁存器的主要特点：1.结构简单 2.具有置0、置1和保持功能，状态方程为：存在的问题：1.输入直接影响输出，给应用带来不便，抗干扰能力低。2.输入端S、R之间有约束。第14页/共43页 在实际工作时，常常要求锁存器按照一定的时间节拍工作，这就需要增加使能输入端，当使能输入信号有效时，才允许输入影响输出。带使能端的 SR 锁存器第15页/共43页为加强锁存器的可控性，增加使能

8、端。时序图为避免逻辑冲突，R和S不允许同时为1。所以，仍未解决S、R之间的约束问题。当EN有效时，简化状态方程逻辑符号SENRQQ第16页/共43页（延迟型）锁存器（延迟型）锁存器它它的的结结构构是是在在SRSR锁锁存存器器的的基基础础上上加加一一个个非非门门而形成的。特性方程如下：而形成的。特性方程如下：或或者者，在在SRSR特特性性方方程程的的基基础础上上，用用D D代代替替S S，用用 代替代替R R，得到特性方程：，得到特性方程：EN DQ /Q1 01 10 d0 11 0保持不变保持不变功能表第17页/共43页根据状态方程根据状态方程 可作出状态转移真值表：可作出状态转移真值表：E

9、N有效时简化次态真值表简化次态真值表简化次态真值表DQ(t+1)0101简化的状态方程：Q(t+1)=D时序图时序图逻辑符号逻辑符号第18页/共43页引起振荡，产生“空翻现象”锁存器（复合型锁存器）SR锁存器输入端的约束条件，给应用带来麻烦，要求改进。最简单的想法就是用锁存器自身的状态来封堵。下图用J输入端代替S端，用K输入端代替R端。当Q为0时，封住K门，打开J门，因为此时无需复位操作；当Q为1时，封住J门，打开K门，此时无需置位操作，复位操作无阻。功能表第19页/共43页即使加上使能控制信号，也无法做到精确把握EN的事件宽度，即无法解决EN有效期间的空翻问题。当J=K=EN=1时，产生空翻

10、。带使能输入端的SR锁存器、D锁存器、JK锁存器仍存在EN有效期间输出随输入变化（甚至空翻）的问题，抗干扰性能较差。第20页/共43页主从JK触发器（74XX70/71/72/73）由主从两组锁存器组成，下面一组是主锁存器，当CP为1时，输入信号J、K起作用。当CP由1变为0时，将锁存在主锁存器的状态输入从锁存器。这样，一个完整的数据存储，需要有一个完整脉冲的全过程，这个控制脉冲又称为触发脉冲，两个锁存器构成的电路称为触发器（FlipFlop）。触发器：第21页/共43页次态真值表（特性表）功能表注意：此表中CP的0或1代表脉冲的有无。次态卡诺图次态卡诺图Q(t+1)第22页/共43页次态卡诺

11、图次态卡诺图Q(t+1)状态方程：状态方程：J KQ(t+1)0 00 11 01 1Q01简化次态真值表简化次态卡诺图（当简化次态卡诺图（当CPCP有效时）有效时）Q(t+1)简化状态方程第23页/共43页状态图（J K）01J KQ(t+1)0 00 11 01 1Q01简化次态真值表0001101100100111逻辑符号逻辑符号主从JK触发器的特点：1.主从结构，无空翻，输入之间无约束。2.存在一次变化问题，要求CP=1期间，输入 保持不变，所以抗干扰能力弱。关于一次性变化问题，可参见数字电子技术基础简明教程余孟尝主编，高等教育出版社出版，P212。或答疑时探讨。第24页/共43页负边

12、沿JK触发器（74XX112/113）功能表 前面介绍的主从JK触发器要求一个完整的时钟脉冲，且在其下降沿到来之前，输入端J、K必须稳定较长时间。而边沿触发器能够满足输入信号的建立时间和保持时间较短的要求，应用更广泛。第25页/共43页当当CPCP为为0 0时，时，3 3门和门和4 4门均被封住，其输出为门均被封住，其输出为1 1。这时用与或非门组成的锁存器处于稳。这时用与或非门组成的锁存器处于稳态，假设为态，假设为0 0状态，状态，QQ输出输出0 0，输出输出1 1。当当CPCP处于由处于由0 0向向1 1变化的上升沿时，首先使变化的上升沿时，首先使1 1门的左与门的输入端为门的左与门的输入

13、端为1 1，和，和 为为1 1的共同的共同作用保证作用保证QQ为为0 0不变。虽然在不变。虽然在CPCP为为1 1状态时，状态时，3 3门和门和4 4门均被打开，若此时门均被打开，若此时J=K=1J=K=1，则，则因因 为为1 1，而，而3 3门输出门输出0 0，K K门因门因QQ为为0 0而保持而保持1 1。注意是由于。注意是由于CPCP为为1 1的信号先于的信号先于3 3门输门输出的出的0 0信号，因此保证了信号，因此保证了QQ端输出为端输出为0 0不变。不变。当当CPCP处于由处于由1 1向向0 0变化的下降沿时，由于变化的下降沿时，由于CPCP的变化先于的变化先于3 3门的输出变化，而

14、形成门的输出变化，而形成1 1门的门的两个与门同时为两个与门同时为0 0，1 1门输出端门输出端QQ为为1 1。这个。这个1 1与与4 4门输出的门输出的1 1共同使共同使 端为端为0 0，封住，封住1 1门门的与门，确保的与门，确保QQ为为1 1，进入下一个稳态。，进入下一个稳态。负边沿J-K触发器说明：逻辑符号第26页/共43页当当CPCP为为0 0时时，3 3、4 4门门的的输输出出为为1 1，1 1、2 2门门组组成成的的RSRS锁锁存存器器保保持持状状态态不不变变。6 6门输出为门输出为 ，5 5门输出为门输出为D D。当当CPCP为为1 1时时，RSRS锁锁存存器器输输入入输输出出

15、状状态态保保持不变。持不变。当当CPCP为为 时，时，RSRS锁存器进入锁存状态。锁存器进入锁存状态。正边沿正边沿D D触发器（触发器（74XX7474XX74）当当CPCP为为 时时，3 3门门将将5 5门门输输出出的的D D传传递递输输出出为为 。若若D=1D=1，则则3 3门门输输出出为为0 0，Q=D=1Q=D=1，并并通通过过置置1 1维维持持线线反反馈馈至至5 5门门输输入入，确确保保5 5门门稳稳定定输输出出1 1，不不再再受受6 6门门的的输输出出影影响响，即即不不再再受受输输入入端端D D的的影影响响。同同时时通通过过3 3门门至至4 4门门的的置置0 0阻阻塞塞线线确确保保

16、4 4门门输输出出为为1 1。若若D=0D=0，则则3 3门门输输出出为为1 1，与与6 6门门输输出出的的1 1共共同同使使4 4门门输输出出为为0 0，Q=D=0Q=D=0，并并通通过过4 4至至6 6门门的的置置0 0维维持持线线确确保保输输出出为为1 1，不不再再受受输输入端入端D D变化的影响。变化的影响。第27页/共43页功能表次态真值表（特性表）注意：此表中CP的0或1代表脉冲上升沿的有无。逻辑符号次态方程简化次态卡诺图Q(t+1)第28页/共43页触发器 T触发器是一种计数型触发器，其功能为：当输入端T为1时，每来一个计数脉冲CP，输出就变反一次；当输入端T为0时，输出保持不变

17、。在这里，T相当于一个使能控制端。逻辑符号逻辑符号功能表 T CPQ /Q d 0 d 1 0 d 1 保持不变保持不变保持不变保持不变保持不变保持不变变反变反次态真值表（特性表）次态真值表（特性表）注注意意：此此表表中中CPCP的的0 0或或1 1代表脉冲沿的有无。代表脉冲沿的有无。简化次态卡诺图简化次态卡诺图次态方程次态方程第29页/共43页比较T触发器和JK触发器的次态方程T T触发器次态方程触发器次态方程JKJK触发器次态方程触发器次态方程只要将JK触发器的J、K端接在一起，就构成了T触发器。TCPQ/Q 实际上，T触发器实现的就是JK触发器J、K为00或11时的功能。第30页/共43

18、页 在某些应用场合下，只需要计数功能，不需要使能端T，我们称之为T触发器。逻辑符号逻辑符号用D触发器实现的T触发器1用JK触发器实现的T触发器也叫二分频器第31页/共43页不同触发器之间的相互转换JK触发器状态方程：例1:将JK触发器转换为D触发器。第32页/共43页D触发器状态方程：例2：将D触发器转换为JK触发器。第33页/共43页例3：将D触发器转换成T触发器。D触发器状态方程：=1TCPQ/Q第34页/共43页双稳态电路基本SR锁存器增加输入端带使能端SR锁存器解决输入直接影响输出问题：输入直接影响输出、输入约束。JK锁存器解决约束，但空翻D锁存器解决约束，但少输入端带使能JK锁存器使

19、能有效时的空翻主从JK触发器需完整脉冲，存在一次变化边沿JK触发器边沿D触发器实用实用T触发器T触发器存储电路中的记忆元件双稳态元件（锁存器、触发器）的演变过程第35页/共43页归纳：双稳态元件（锁存器和触发器）的分析设计工具和方法反映输出端与输入端的逻辑关系。功能表反映在输入端信号和触发器自身状态（现态）共同作用下，触发器的下一步状态（次态）。次态真值表（特性表）以输入信号为列信息，以触发器现态为行信息，参照卡诺图排列而成的矩阵图表，表中填有触发器次态信息。次态卡诺图（状态表）由特性表或状态表而写出的反映触发器次态函数的逻辑表达式。次态方程（特性方程、状态方程）反映触发器状态及状态转换条件的

20、直观图形。状态图反映触发器各信号之间的时间关系（时序）及时间参数的图形说明。时序图第36页/共43页识别触发器的功能符号：SR（复位置位）锁存器D（延迟型）锁存器主从结构（脉冲）JK触发器负边沿JK触发器正边沿D触发器第37页/共43页实际应用的器件，通常带有异步清“0”端R和异步置“1”端S。SR第38页/共43页常用触发器的Verilog HDL描述/D触发器module D_FF(d,clk,q,qn);input d,clk;output q,qn;reg q,qn;always (posedge clk)begin q =d;qn=d;endendmodule敏感表的特点？功能描述：

21、非阻塞增加异步清“0”功能？第39页/共43页/D触发器module D_FF(d,clk,reset,q,qn);input d,clk,reset;output q,qn;reg q,qn;always (posedge clk or negedge reset )if(!reset)begin q=0;qn=1;end else begin q =d;qn=d;endendmodulereset 高有效？低有效？同步清“0”如何描述？如何描述clk下降沿？第40页/共43页/JK触发器module JK_FF(j,k,clk,reset,q);input j,k,clk,reset;ou

22、tput q;reg q;always (negedge clk or posedge reset )if(reset)q=0;else case(j,k )2b00:q=q;2b01:q=1b0;2b10:q=1b1;2b11:q=q;endcaseendmodule特点：clk下降沿，清“0”端高有效，只有一个输出。第41页/共43页作业：P227 4.9 4.10 补充：写出SR、JK、D、T触发器的状态方程和简化次态真值表。用Verilog HDL描述：（1）上升沿触发，同步清“0”的D触发器；（2）上升沿触发，异步清“0”的JK触发器；（3）下降沿触发的T触发器；第42页/共43页感谢您的观看！第43页/共43页