工程科技Altera可编程逻辑器件课件.pptx

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1、3.1 综 述 3.1.1Altera器件性能特点Altera公司成立10余年来,一直致力于高密度可编程逻辑器件的研发与生产,成为业界的佼佼者。Altera的CPLD器件具有良好的性能、极高的密度和非常大的灵活性,它通过高集成度、多I/O容量及最快的速度为用户的各种需求提供有效的解决方案,极大地满足了对“在单可编程芯片系统”（SystemonaProgrammableChip）日益增长的需求。图3.1表示了Altera器件与CMOS器件的关系。第1页/共246页图3.1 Altera器件与CMOS器件的关系 第2页/共246页Altera可编程器件除了具有PLD的一般特点外,还具有改进的结构、

2、先进的处理技术、现代化的开发工具以及多种Mega功能选用等优点。1.高性能Altera器件采用先进的CMOS技术,具有非常低的功耗和相当高的速度;采用连续式互连结构,在整个芯片内提供快速、连续的信号延时;诸如对芯片内部电路的专业化改进也增强了系统性能。第3页/共246页2.高密度逻辑集成为缩小印制板的尺寸和成本,设计人员总是寻求尽可能高的集成度,试图通过把更多的逻辑集成到更少的器件中来降低成本。此外,对现有的设计也经常进行二次开发。高逻辑集成度的CPLD为上述要求提供了很好的解决方案。Altera器件密度从300门到100万门,能够集成现有的各种逻辑器件,包括小规模及大规模标准逻辑器件、PLD

3、、FPGA或ASIC器件。第4页/共246页3.较短的开发周期Altera的快速、直观、易于使用的Quartus和MAX+PLUS软件能够极大地缩短开发周期。使用Quartus或MAX+PLUS软件设计项目、处理、检验以及对器件编程一共只需几小时。图3.2展示了在MAX+PLUS环境下的一个典型的PLD开发周期图。图3.2中标出了设计1万门逻辑所用的典型时间。第5页/共246页图3.2 用Altera器件设计1万门逻辑典型开发周期图第6页/共246页4.高性能价格比Altera公司不断改进产品的开发与制造工艺,10多年积累的经验使其工艺技术及制造工艺非常先进,因此能够提供性能价格比合理的可编程

4、逻辑器件。Altera的PLD的成本与门阵列相当。第7页/共246页5.兆（Mega）功能模块Altera的CPLD高达100万门的集成度,使得在单个可编程器件中实现一个完整的数字系统成为可能。为了推进这种高集成度器件的应用,进一步缩短设计周期,Altera提供了兆功能模块并支持AMPP（AlteraMegafunctionPartnersProgram）功能。兆功能模块具有高度的灵活性及固定功能器件所不能达到的性能,如高速有限冲击响应（FIR）滤波器。兆功能可以实现总线协议（PCI总线）、DSP、图像处理、高速网络（包括异步传输方式（ATM）、微处理器及微型外设等。第8页/共246页作为复杂

5、的系统级功能,Altera的兆功能模块是由预先验证过的硬件描述语言（HDL）设计的。兆功能模块应用范围包括从标准模块（如通用异步收/发器控制器UART）到利用PLD的特点改进的实例设计。6.在系统可编程(ISP)Altera器件的在系统可编程性(ISP)提高了设计灵活性,简化了样品制做过程及流水线生产过程,并且可以对产品进行快速而有效的现场升级。Altera的ISP使用IEEE1149.1标准的JTAG测试端口,可以在一个独立的生产过程中对器件进行编程,并可以对印刷电路板（PCB）进行功能测试。第9页/共246页3.1.2Altera器件系列Altera公 司 提 供 了 三 大 类 10个

6、系 列 的 CPLD产 品:多 阵 列MAX9000、MAX7000、MAX5000、MAX3000和Classic系列;柔性(可更改)逻辑单元阵列FLEX10K、FLEX8000及FLEX6000系列;先进的可编程单元阵列APEX20K、ACEX1K系列。FLEX器件采用查找表（LUT）结构来实现逻辑功能,MAX和Classic器件采用乘积项(Produc-Term/PT)结构来实现逻辑功能,而APEX器件采用集LUT、PT和存储于一体的多核结构来实现逻辑功能。每种器件系列针对具体的应用都有各自的特点。表3.1为Altera器件性能对照表。第10页/共246页 表3.1 Altera器件性能

7、对照表第11页/共246页所有的Altera器件系列均采用CMOS工艺,其中一些系列经过不断地改进,已采用了更为先进的工艺技术。图3.3归纳了Altera器件的结构,这些结构保证了器件在各种集成度下都能够保持高性能。第12页/共246页图3.3 Altera CPLD结构演变示意图 第13页/共246页下面简单介绍Altera全系列CPLD的性能特点。1.APEX20K系列APEX20K系列器件具有集LUT、PT和存储器于一体的多核结构,这种特性能将各种子系统如处理器、存储器及接口功能集成在单个芯片上。APEX20K系列七种器件的典型门数从1万门到100万门。Altera的第四代可编程逻辑器件

8、开发工具软件Quartus支持APEX20K系列器件。第14页/共246页2.ACEX1K系列ACEX1K系列是Altera最新推出的基于查找表结构的CPLD,具有高性能、低价格特性。MAX+PLUSV9.6以上版本支持ACEX1K系列器件的开发。3.FLEX10K系列FLEX10K器件系列是第一款多达25万门的嵌入式PLD,该系列包括FLEX10A、FLEX10KB和FLEX10KE。FLEX10K的高密度和易于在设计中实现复杂宏函数与存储器,因此可以适应系统级设计的需求。第15页/共246页每个FLEX10K器件都包含一个嵌入式阵列,它为设计者提供了有效的嵌入式门阵列和灵活的可编程逻辑。嵌

9、入式阵列是由一系列嵌入式阵列块（EAB）组 成 的,它 能 够 用 来 实 现 各 种 存 储 器 和 复 杂 逻 辑 功 能。另 外,FLEX10K器件能够通过外部配置EPROM或智能控制器进行在电路（在系统）配置。FLEX10K器件也提供多电压(Multivolt)I/O接口,它允许器件桥接在以不同电压工作的系统中。第16页/共246页FLEX10K还具有多个低失真时钟、时钟锁定和时钟自举锁相环（PLL）电路以及内部三态总线等特性。所有这些特点使得FLEX10K器件成为替代传统专用门阵列的理想选择。2.5V、0.25m的FLEX10KE器件支持实现有高效双端口RAM,进一步增强了FLEX1

10、0K系列器件的性能。用FLEX10KE设计的3.3VPCI比用FLEX10KA所设计的平均要快20%30%。第17页/共246页4.FLEX8000系列FLEX8000系列适合于需要大量寄存器和I/O引脚的应用系统。该系列器件的集成度为250016000可用门、2821500个寄存器以及78208个用户I/O引脚。FLEX8000能够通过外部配置EPROM或智能控制器进行在线配置。FLEX8000还提供了多电压I/O接口,允许器件桥接在以不同电压工作的系统中。这些特点和其高性能、速度可预测的互连方式,使得FLEX8000像基于乘积项结构的器件一样容易使用。低功耗维持状态及在线重新配置等特点使得

11、FLEX8000非常适用于PC机插卡、由电池供电的仪器以及多功能的电信卡。第18页/共246页5.FLEX6000系列FLEX6000系列为大容量设计提供了一种低成本可编程的交织式门阵列。该器件采用OptiFLEX结构,它由许多含有一个4输入查找表、一个寄存器以及作为进位链和级联链功能的专用通道的逻辑单元（LE）组成。每10个LE组成一个逻辑阵列块（LAB）。FLEX6000器件也含有可重构的SRAM单元,设计者在设计初期直到设计测试过程中可以灵活、迅速地更改其设计。FLEX6000系列提供1600025000个可用门、13201960个LE及117218个用户I/O引脚。此外,FLEX600

12、0能够实现在线重配置并提供多电压I/O接口操作。第19页/共246页6.MAX9000系列MAX9000系列把MAX7000的高效宏单元结构与FLEX的高性能、延迟可预测的快速通道（FastTrack）互连结构结合在一体,适用于系统级功能集成。MAX9000采用EEPROM技术。MAX9000器件的集成度为6000 12000可 用 门、320 560个 宏 单 元 及 多 达 216个 用 户 I/O引 脚。MAX9000器件适用于用PLD的高性能和ISP的灵活性进行门阵列设计的场合。第20页/共246页7.MAX7000系列MAX7000系列是Altera公司速度最快的可编程器件,其集成度

13、（包括MAX7000E、MAX7000S和MAX7000A器件）为60010000可用门、32256个宏单元及36212个用户I/O引脚。这些基于EEPROM的器件组合传输延迟快至4.5ns,16位计数器的频率可达192.3MHz。此外,MAX7000器件输入寄存器的建立时间非常短,能提供多个系统时钟且有可编程的速度/功耗控制。MAX7000E是MAX7000系列的增强型，MAX7000S器件也具有MAX7000E器件的增强特性,且支持JTAG的边界扫描测试（BST）回路和ISP。第21页/共246页MAX7000A器 件 通 过 嵌 入 IEEE标 准 1149.1(JTAG)接 口 支 持

14、3.3VISP,并具有高级引脚锁定功能。这种器件具有节能模式,用户可以将信号通路或整个器件定义为低功耗模式。因为大多数逻辑应用中只要求小部分逻辑门工作在最高频率上,所以使用这一特性,可使器件整体能耗减少50%以上。MAX7000还具有可编程压摆率控制、六个引脚或逻辑驱动输出使能信号、快速建立时间的输入寄存器,多电压I/O接口能力和扩展乘积项分布可配置等结构特性。第22页/共246页8.MAX5000系列MAX5000系列是Altera的第一代MAX器件,广泛应用于需要高级组合逻辑的低成本场合。这类器件的集成度为6003750可用门、28100个引脚。基于EPROM的MAX5000器件的编程信息

15、不易丢失,可用紫外光进行擦除。由于该系列器件已很成熟,加之Altera公司对其不断改进和采用更先进的工艺,使得MAX5000器件每个宏单元的价格接近于大批量生产的ASIC和门阵列。第23页/共246页9.MAX3000A系列MAX3000A系列是Altera的廉价、高集成度的可编程逻辑系列,集成度范围为6005000可用门、32256个宏单元、34158个可用I/O引脚。这些基于EEPROM的器件组合传输延迟快至4.5ns,16位计数器频率达192.3MHz。MAX3000A器件具有多个系统时钟,还具有可编程的速度/功耗控制功能。MAX3000A器件提供JTAGBST回路和ISP支持,工业标准

16、四引脚JTIG接口实现在线编程。这些器件也支持热拔插和多电压接口,其I/O引脚与5.0V,3.3V和2.5V逻辑电平相容。第24页/共246页10.Classic系列Classic系列是Altera公司最早的产品系列,其集成度可达900可用门,68个引脚。工业标准的Classic系列由一个具有公共互连逻辑的阵列构成,适合于集成度低、价格便宜的场合使用。该系列具有独特的“0”功耗（ZeroPower）模式,维持状态的电流只有微安量级,这对于低功耗的应用非常理想。该系列基于EPROM工艺,编程信息不易丢失。第25页/共246页3.2 MAX7000系列器件 3.2.1MAX7000器件性能特点MA

17、X7000系列器件与MAX9000及MAX5000系列器件都是基于乘积项结构的可编程逻辑器件（ProdutTermsDevices）,特别适用于实现高速、复杂的组合逻辑。第26页/共246页MAX7000器件是基于Altera公司第二代MAX结构,采用先进的CMOSEEPROM技术制造的。MAX7000器件提供多达5000个可用门和在系 统 可 编 程（ISP）功 能,其 引 脚 到 引 脚 延 时 快 达 5ns,计 数 器 频 率 高 达175.4MHz。各 种 速 度 等 级 的 MAX7000S、MAX7000A/AE/B和MAX7000E系列器件都遵从PCI总线标准。MAX7000E

18、器件具有附加全局时钟、输出使能控制、连线资源和快速输入寄存器及可编程的输出电压摆率控制等增强特性。MAX7000S器件除了具备MAX7000E的增强特性之外,还具有JTAGBST边界扫描测试、ISP在系统可编程和漏极开路输出控制等特性。第27页/共246页MAX7000器件可100%模仿TTL,可高密度地集成SSI(小规模集成)、MSI(中规模集成)和LSI(大规模集成)等器件的逻辑。它也可以集成多种可编程逻辑器件,其范围从PAL、GAL、22V10一直到MACH和pLSI器件。MAX7000在速度、密度和I/O资源方面可与通用的掩膜式门阵列相媲美,可以用作门阵列的样片设计。MAX7000有多

19、种封装类型,包括PLCC、PGA、PQFP、RQFP和TQFP等。第28页/共246页MAX7000器件采用CMOSEEPROM单元实现逻辑功能。这种用户可编程结构可以容纳各种各样的、独立的组合逻辑和时序逻辑功能。在开发和调试阶段,可快速而有效地反复编程MAX7000器件,并保证可编程、擦除100次以上。第29页/共246页MAX7000器件提供可编程的功耗/速度优化控制。在设计中,使影响速度的关键部分工作在高速、全功率状态,而其余部分工作在低速、小功耗状态。速度/功耗优化特性允许设计者把一个或多个宏单元配置在50%或更低的功耗下而仅增加了一个微小的延迟。MAX7000也提供了一个旨在减小输出

20、缓冲器压摆率的配置项,以降低没有速度要求的信号状态切换时的瞬态噪声。除44脚的器件之外,所有的MAX7000器件的输出驱动器均能配置在3.3V或5.0V电压下工作。MAX7000允许用于混合电压的系统中。MAX7000系列器件由Quartus和MAX+PLUS开发系统支持。表3.2是MAX7000系列典型器件性能对照表。第30页/共246页表3.2 MAX7000系列典型器件性能对照表 第31页/共246页3.2.2MAX7000S/E器件结构MAX7000S/E器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列和I/O控制块五部分。MAX7000S/E还含有四个专用输入,它

21、们即可用作通用输入,也可作为每个宏单元和I/O引脚的高速、全 局 控 制 信 号:时 钟（Clock）、清 除(Clear)及 两 个 输 出 使 能（OutputEnable）信号。7000S/E器件的结构如图3.4所示。第32页/共246页图3.4 MAX7000S/E器件结构第33页/共246页1.逻辑阵列块MAX7000S/E器件主要由高性能的逻辑阵列模块（简称LAB）以及它们之间的连线通道组成。如图3.4所示,每16个宏单元阵列组成一个LAB,多个LAB通过可编程互连阵列（PIA）连接在一起。PIA即全局总线，由所有的专用输入、I/O引脚以及宏单元馈给信号。每个LAB包括以下输入信号

22、:来自PIA的36个通用逻辑输入信号。用于辅助寄存器功能的全局控制信号。从I/O引脚到寄存器的直接输入信号。第34页/共246页2.宏单元器件的宏单元可以单独地配置成时序逻辑或组合逻辑工作方式。每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块组成。MAX7000S/E器件的宏单元结构如图3.5所示。第35页/共246页图3.5 MAX7000S/E器件宏单元结构第36页/共246页逻辑阵列用来实现组合逻辑,它为每个宏单元提供五个乘积项。乘积项选择矩阵把这些乘积项分配到“或”门和“异或”门作为基本逻辑输入,以实现组合逻辑功能;或者把这些乘积项作为宏单元的辅助输入实现寄存器清除、预置

23、、时钟和时钟使能等控制功能。两种扩展乘积项可用来补充宏单元的逻辑资源:共享扩展项:反馈到逻辑阵列的反向乘积项。并联扩展项:借自临近的宏单元中的乘积项。第37页/共246页根据设计的逻辑需要,Quartus和MAX+PLUS能自动地优化乘积项分配。作为触发器功能,每个宏单元寄存器可以单独编程为具有可编程时钟控制的D、T、JK或SR触发器工作方式。每个宏单元寄存器也可以被旁路掉,以实现组合逻辑工作方式。在设计输入时,设计者指明所需的触发器类型,然后由Quartus和MAX+PLUS为每一个触发器功能选择最有效的寄存器工作方式,以使设计所用资源最少。第38页/共246页每一个可编程寄存器的时钟可配置

24、成三种不同方式:全局时钟:这种方式能实现从时钟到输出最快的性能。带有高电平有效的时钟使能的全局时钟:这种方式为每个寄存器提供使能信号,仍能达到全局时钟的快速时钟到输出的性能。乘积项时钟:在这种方式下,寄存器由来自隐埋的宏单元或I/O引脚的信号进行时钟控制。第39页/共246页图3.4所示的MAX7000S/E可有两个全局时钟信号,它们可以是专用引脚GCLK1、GCLK2,也可以是GCLK1、GCLK2反相信号。每个寄存器还支持异步清除和异步置位功能。如图3.5所示,由乘积项选择矩阵分配乘积项来控制这些操作。虽然乘积项驱动寄存器的置位和复位信号是高电平有效,但在逻辑阵列中将这些信号反相可得到低电

25、平有效的控制。另外,每个寄存器的复位功能可以由低电平有效的、专用的全局复位引脚GCLRn信号来驱动。第40页/共246页所有MAX7000E和MAX7000S器件的I/O引脚都有一个到宏单元寄存器的快速通道。这个专用通道可以旁路掉PIA和组合逻辑,直接驱动具有极快输入建立时间(2.5ns)的输入D触发器。第41页/共246页3.扩展乘积项尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现,但对于更复杂的逻辑功能,需要用附加乘积项来实现。为了提供所需的逻辑资源,可以利用另外一个宏单元,但是MAX7000的结构也允许利用共享和并联扩展乘积项（“扩展项”），作为附加的乘积项直接输送到本LAB的任一

26、宏单元中。利用扩展乘积项可保证在逻辑综合时,用尽可能少的逻辑资源得到尽可能快的工作速度。第42页/共246页1）共享扩展项每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项,并将它们反相后反馈到逻辑阵列中,以便于集中使用。每个共享扩展乘积项可被所在的LAB内任意或全部宏单元使用和共享,以实现复杂的逻辑功能。采用共享扩展项后会产生一个较短的延时tSEXP。图3.6展示了共享扩展项是如何被馈送到多个宏单元的。第43页/共246页图3.6 MAX7000S/E器件共享扩展项第44页/共246页2）并联扩展项并联扩展项是宏单元中没有使用的乘积项,这些乘积项可以分配给相临

27、的宏单元,以实现高速的、复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中,其中五个乘积项由宏单元本身提供,另15个并联扩展项由该LAB中临近的宏单元提供。第45页/共246页Quartus和MAX+PLUS编译器能够自动地分配并联扩展项,最多可将三组,每组最多五个并联扩展项分配给需要附加乘积项的宏单元。每组并联扩展项增加一个较短的延时tPEXP。例如,若一个宏单元需要14个乘积项,编译器采用本宏单元里的五个专用乘积项,并分配给它二组并联扩展项（一组包括五个乘积项,另一组包括四个乘积项）,所以,总的延时增加了2tPEXP。第46页/共246页每个LAB由两组宏单元组成

28、,每组含有八个宏单元（比如,一组为1到8,另一组为9到16）,这两组宏单元形成两个出借或借用并联扩展项的链。一个宏单元可从较小编号的宏单元中借用并联扩展项。例如,宏单元8能从宏单元7、或从宏单元7和6,或从宏单元7、6和5中借用并联扩展项。在含有八个宏单元的每个组内,最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项,图3.7示出了并联扩展项是如何从邻近宏单元中借用,并出借给下一个宏单元的。第47页/共246页图3.7 MAX7000S/E器件并联扩展项 第48页/共246页图3.8 MAX7000器件PIA结构 第49页/共246页4.可编程连线阵列(PIA)通过在可编

29、程连线阵列（PIA）上布线,把各个LAB相互连接而构成所需的逻辑。通过在PIA上布线，可把器件中任一信号源连接到其目的端。所有MAX7000S/E器件的专用输入、I/O和宏单元输出均馈送到PIA,PIA再将这些信号送到这些器件内的各个地方。只有每个LAB所需的信号,才真正给它布置从PIA到该LAB的连线。图3.8示出了PIA信号是如何布线到LAB的。图中EEPROM单元控制2输入“与”门的一个输入端,以选择驱动LAB的信号。第50页/共246页在掩膜或现场可编程门阵列（FPGA）中,基于通道布线方案的延时是累加的、可变的和与路径有关的;而MAX7000S/E的PIA具有固定的延时。因此,PIA

30、消除了信号之间的延迟偏移,使得时间性能更容易预测。第51页/共246页5.I/O控制块I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器,它由全局输出使能信号中的一个控制,或者把使能端直接连接到地（GND）或电源（VCC）上。当三态缓冲器的控制端接地（GND）时,输出为高阻态。此时,I/O引脚可用做专用输入引脚。当三态缓冲器的控制端接高电平（VCC）时,输出被使能(即有效)，如图3.9所示。第52页/共246页图3.9 MAX7000S/E器件I/O控制块 第53页/共246页MAX7000S/E系列器件有六个全局输出使能信号,如图3.9所示,

31、它们可以由以下信号同相或反相驱动:两个输出使能信号、一组I/O引脚的子集或一组宏单元。MAX7000S/E结构提供双I/O反馈,且宏单元和引脚的反馈是相互独立的。当I/O引脚被配置成输入时,相关的宏单元可用于隐含逻辑。第54页/共246页3.2.3MAX7000器件特性设定1.MAX7000速度/功耗配置MAX7000器件提供省电工作模式,它可使用户定义的信号路径或整个器件工作在低功耗状态。这种特性可使总功耗下降到50%或更低。这是因为,在许多逻辑应用中,所有门中只有小部分电路需要工作在最高频率。第55页/共246页设计者可以把MAX7000系列器件中每个独立的宏单元编程为高速（打开Turbo

32、位）或低速（关断Turbo位）工作模式。在设计中,通常使影响速度的关键路径工作在高速,而其它部分工作在低功耗状态。工作在低功耗状态的宏单元会附加一个微小的延时tLPA。第56页/共246页2.MAX7000器件输出配置MAX7000系列器件的输出可以根据系统的各种需求进行编程配置。1)多电压（Multivolt）I/O接口MAX7000系列器件（除了44引脚的器件外）具有多电压接口的特性,也就是说,MAX7000可以与不同电源电压的系统接口。所有封装中的5V器件都可以将I/O设置在3.3V或5.0V下工作。这些器件设有VCCINT和VCCIO等两组VCC引脚,它们分别用于内部电路和输入缓冲器及

33、I/O输出缓冲器,如图3.10所示。第57页/共246页图3.1 MAX7000S/E多电压接口逻辑第58页/共246页非MAX7000A器件的MAX7000系列器件的VCCINT引脚必须始终接到5.0V电源。在这个VCCINT电平下,输入电压是TTL电平并同3.3V和5.0V输入兼容。根据输出的要求,VCCIO引脚可连到3.3V或5.0V电源。当VCCIO接5.0V电源时,输出电平和5.0V系统兼容;当VCCIO接3.3V电源时,输出电平和3.3V系统兼容。当VCCIO低于4.75V时,将增加一个微小的短延时。第59页/共246页2）漏极开路（OpenDrain）配置MAX7000S系列器件

34、每个I/O引脚都有一个类同于集电极开路输出控制的OpenDrain输出配置选项。MAX7000S系列器件可利用OpenDrain输出提供诸如中断和写允许等系统级信号。这些信号能够由任意一个器件所支持,也能同时由多个器件来提供,并提供一个附加的“线或”。第60页/共246页3）电压摆率控制(SlewRate)选项MAX7000E/S的每一个I/O引脚的输出缓冲器输出的电压摆率都可以调整,即可配置成低噪声方式或高速性能方式。较快的电压摆率能为高速系统提供高速转换速率,但它同时会给系统引入更大的噪声。低电压摆率能减少系统噪声,但同时也会产生4ns5ns的附加延迟。摆率控制连到Turbo位。当Turb

35、o位接通时,电压摆率设置在快速状态。这种设置应当仅用在系统中影响速度的关键输出端,并有相应的抗噪声措施。第61页/共246页当Turbo位断开时,电压摆率设置在低噪声状态,这将减少噪声的生成和地线上的毛刺。MAX7000E/S的每一个I/O引脚都有一个专用的EEPROM位来控制电压摆率,它使得设计员能够指定引脚到引脚的电压摆率。第62页/共246页3.2.4MAX7000器件编程测试1.加密设计所有MAX7000器件都有一个可编程加密位,可以对被编程到器件内的数据进行加密。在加密位被编程后,器件专利设计不能复制和读出。由于在EEPROM内的编程数据是看不见的,利用加密位可实现高级的设计加密。当

36、对器件重新编程时,加密位和所有其它的编程数据均被擦除。第63页/共246页2.在系统/在线编程MAX7000S器 件 通 过 一 个 四 引 脚 的 工 业 标 准 JTAG接 口(IEEEStd.1149.1-1990)进行在系统编程(ISP)。ISP支持在设计、开发、调试过程中对器件快速、有效地反复编程。MAX7000S的结构能内部产生对EEPROM单元进行编程时所需的高电压，因此,在系统编程中仅需要单一的5.0V电源电压供电。在系统编程过程中,I/O引脚处于三态并被上拉,以消除板上的冲突。上拉阻值通常为50k。第64页/共246页ISP简化了制作过程,它允许在编程前就把器件安装在带有标准

37、JTAG编程插口的印刷电路板上。MAX7000S器件可通过编程工具下载的信息进行编程。这些下载工具包括在电路测试器（ICT）、嵌入式处理器及Altera的BitBlaster、ByteBlaster、ByteBlasterMV下载电缆等。其中,ByteBlasterMV同时支持2.5V、3.3V、5.0V器件的编程或配置,可以取代ByteBlaster。把MAX7000S器件预先装配在印制板上再进行编程,可以避免在编程时由于手持不当造成的对多引脚封装(如QFP封装)的损伤。当系统已经在现场运行时,还可对MAX7000S器件重新编程。例如,可通过软件或调制解调器对产品进行现场升级。第65页/共2

38、46页在系统编程可以通过固定算法或自适应算法完成。自适应算法从被编程单元中读取信息,并依此调整后续编程步骤以达到尽可能短的编程时间。因为有些ICT不支持自适应算法,所以Altera也提供支持固定算法的器件,其编号的后缀为“F”。可以利用在电路测试设备（例如PC机、嵌入式处理器等）,通过JamTM编程与测试语言对MAX7000S器件进行编程。第66页/共246页3.使用外部硬件对器件编程MAX7000器件可在基于Windows的PC上用MAX+PLUS编程器、Altera逻辑编程卡、主编程部件（MPU）及配套的适配器来进行编程。MPU执行连通性检验,以确保适配器和器件之间接触良好。设计员可以通过

39、MAX+PLUS软件以文本或波形形式的测试向量去测试已编程的MAX7000器件。为了加强对设计的验证,设计员还可以通过MAX+PLUS执行功能测试,将其与仿真结果进行比较。第67页/共246页4.JTAG边界扫描支持MAX7000器件支持JTAG（IEEE1149.1标准）边界扫描测试。如果设计中不需要JTAG接口,则可将JTAG引脚作为用户I/O引脚使用。5.常规测试MAX7000器件在出厂前都经过了严格的全功能测试,并保证合格。每一个可编程的EEPROM位均可测试,所有内部逻辑单元保证100%可编程。在MAX7000器件制造过程中,采用了标准测试数据,测试完后再将标准测试数据擦掉。第68页

40、/共246页3.2.5MAX7000S/E器件定时模型MAX7000的定时关系可用MAX+PLUS软件、各种流行的工业标准CAE仿真器和定时分析器或用图3.11所示的定时模型等手段来分析。MAX7000器件有固定的内部延时,允许用户确定任何设计中最坏情况的延时。第69页/共246页图3.11 MAX7000S/E器件定时模型 第70页/共246页3.3 FLEX10K系列器件 3.3.1FLEX10K器件性能特点1.概述FLEX10K系列器件是第一种嵌入式PLD产品。FLEX（可更改逻辑单元阵列）采用可重构的CMOSSRAM单元,其结构集成了实现通用多功能门阵列所需的全部特性。FLEX10K系

41、列器件容量可达25万门,能够高密度、高速度、高性能地将整个数字系统,包括32位多总线系统集成于单个器件中。第71页/共246页FLEX10K的结构类似于嵌入式门阵列,是门阵列市场中成长最快的 器 件。像 标 准 门 阵 列 一 样,嵌 入 式 门 阵 列 采 用 一 般 的 门 海（SeaofGate）结构实现普通逻辑,因此,在实现大的特殊逻辑时会有潜在死区。与标准门阵列相比,嵌入式门阵列通过在硅片中嵌入逻辑块的方法来减少死区,提高速度。然而,嵌入式逻辑块通常不能改制,这就限制了设计者的选择。相反,FLEX10K器件是可编程的。在调试时,它允许设计者全面控制嵌入式宏逻辑和一般逻辑,可以方便地反

42、复修改设计。第72页/共246页每个FLEX10K器件包含一个嵌入式阵列和一个逻辑阵列。嵌入式阵列用来实现各种存储器及复杂的逻辑功能,如数字信号处理、微控制器、数据传输等。逻辑阵列用来实现普通逻辑功能,如计数器、加法器、多路选择器等。嵌入式阵列和逻辑阵列结合而成的嵌入式门阵列的高性能和高密度特性,使得设计者可在单个器件中实现一个完整的系统。第73页/共246页FLEX10K器件的配置通常是在系统上电时,通过存储于一个Altera串行PROM中的配置数据,或者由系统控制器提供的配置数据来完成。配置数据也能从系统RAM或Altera的BitBlaster/ByteBlaster下载电缆获得。对于已

43、配置的FLEX10K器件,可以通过重新复位器件,加载新数据的方法实现在电路重构。FLEX10K器件由Altera的Quartus和MAX+PLUS开发系统支持。第74页/共246页2.FLEX10K器件特性嵌入式可编程逻辑器件,提供了集成系统于单个可编程逻辑器件中的性能。高密度:提供1万25万个可用门,614440960位内部RAM。低功耗:多数器件在静态模式下电流小于0.5mA,在2.5V、3.3V或5.0V下工作。高速度:时钟锁定和时钟自举选项分别用于减少时钟延时/过冲和时钟倍频;器件内建立树形分布的低失真时钟;具有快速建立时间和时钟到输出延时的外部寄存器。第75页/共246页灵活的互连方

44、式:快速、互连延时可预测的快速通道（FastTrack）连续式布线结构;实现快速加法、计数、比较等算术逻辑功能的专用进位链;实现高速、多输入（扇入）逻辑功能的专用级联链;实现内部三态总线的三态模拟;多达六个全局时钟信号和四个全局清除信号。支持多电压I/O接口,遵从PCI2.2总线标准。第76页/共246页强大的引脚功能:每个引脚都有一个独立的三态输出使能控制及漏极开路配置选项及可编程输出压摆率控制;FLEX10KA、10KE、10KS器件支持热插拔。多 种 配 置 方 式:内 置 JTAG边 界 扫 描 测 试 电 路,可 通 过 外 部EPROM、智能控制器或JTAG接口实现在电路重构(IC

45、R）。多种封装形式:引脚范围为84600,封装形式有TQFP、PQFP、BGA和PLC等。同一封装的FLEX10K系列器件的引脚相兼容。表3.3列出了FLEX10K系列典型器件的性能比照。第77页/共246页表3.3 FLEX10K系列典型器件性能对照表 第78页/共246页3.3.2FLEX10K器件结构FLEX10K器件主要包括嵌入式阵列、逻辑阵列、FastTrack互连和I/O单元等四部分。另外,FLEX10K器件还包括六个用于驱动寄存器控制端的专用输入引脚,以确保高速低失真（小于1.5ns）控制信号的有效分布。这些信号使用了专用的布线通道,这些专用通道提供了比FastTrack互连更短

46、的延时和更小的失真。四个全局信号可由四个专用输入引脚驱动,也可以由器件内部逻辑驱动。这为时钟分配或产生用以清除器件内部多个寄存器的异步清除信号提供了理想的方法。第79页/共246页嵌入式阵列嵌入式阵列由一系列嵌入式阵列块(EAB)构成。在要实现存储器功能时,每个EAB可提供2048个存储位,用来构造RAM、ROM、FIFO和双口RAM。在要实现乘法器、微控制器、状态机及复杂逻辑时,每个EAB可贡献100到600个门。EAB可单独使用,也可组合起来使用。第80页/共246页逻辑阵列逻辑阵列由一系列逻辑阵列块(LAB)构成。每个LAB由八个逻辑单元（LE）和一些局部互连组成。每个LE包含一个4输入

47、的查找表（LUT）、一个可编程触发器、进位链和级连链等。每个LAB相当于96个可用逻辑门,可以构成一个中规模的逻辑块,如8位计数器、地址译码器或状态机等。也可以将多个LAB组合起来构成一个更大规模的逻辑块。第81页/共246页FastTrack 互连FLEX10K器件内部信号的互连和器件引脚之间的信号互连是由纵横贯穿整个器件的快速通道（FastTrack）互连提供的。I/O单元每个I/O引脚由位于行、列互连通道末端的I/O单元（IOE）馈接。每个IOE含有一个双向缓冲器和一个可作为输入/输出/双向寄存器的触发器。当IOE作为专用时钟引脚时,这些寄存器提供特殊性能。当IOE作为输入时，这些寄存器

48、提供1.6ns的建立时间和0ns的保持时间。第82页/共246页当IOE作为输出时,这些寄存器提供5.3ns的时钟到输出延时。IOE还具有许多其它特性,如JTAG编程支持、摆率控制、三态缓冲和漏极开路输出等。FLEX10K器件的结构如图3.12所示。一组LE构成一个LAB,多个LAB成行成列排列组成逻辑阵列。逻辑阵列每行也包含一个EAB。LAB和EAB通过快速通道FastTrack 连接。IOE位于FastTrack 行线和列线的两端。第83页/共246页图3.12 FLEX10K器件结构图 第84页/共246页EAB是在输入输出口上带有寄存器的柔性（可变更）RAM块,它用于实现一般阵列兆(M

49、ega)功能。因为其大而灵活,EAB也适用于实现像乘法器,矢量定标器,校验等逻辑。EAB还可用于数字滤波器和微控制器等逻辑中。EAB的逻辑功能通过配置期间用只读模式对EAB编程产生一个大型LUT来实现。使用查找表LUT实现组合逻辑要比一般算法快。EAB的快速时间通道使这一先进特性得到进一步加强,它允许设计者在没有像LE或FPGARAM块存在布线延时的同一级逻辑中实现复杂的逻辑功能。第85页/共246页例如,单个EAB可以实现一个带有8输入和8输出的44乘法器,参数化功能模块如LPM功能块能自动选用EAB的优点。EAB比FPGA的优点在于:FPGA用小阵列分布式RAM块实现板级RAM功能,这些R

50、AM块尺寸增大时其延时时间难以预测;此外,FPGARAM块易于存在布线问题,因为小RAM块必须连接到一起来形成一个大的RAM块,相比之下,EAB可以用来实现较大的专用RAM块,消除了相关的时序问题和布线问题。第86页/共246页EAB用作同步RAM,要比异步RAM更容易使用。因为使用异步RAM电路时,必须产生写使能（WE）信号,并确保数据和地址信号满足相对WE的建立和保持时间。相比之下,EAB的同步RAM产生自己的WE信号和与全局时钟匹配的自定序信号。这种自定序RAM电路,只要求满足全局时钟的建立和保持时间。EAB用作RAM时,每个EAB能配置成2568、124、10242、20481等尺寸。