微机系统与接口教学资料第五章.ppt

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1、第五章第五章 存储器存储器一、半导体存储器的分类及特点一、半导体存储器的分类及特点一、半导体存储器的分类及特点一、半导体存储器的分类及特点二、二、二、二、随机随机存储器存储器 RAM RAM（一）（一）（一）（一）静态存储器静态存储器静态存储器静态存储器（二）（二）（二）（二）动态存储器动态存储器动态存储器动态存储器三、只读存储器三、只读存储器三、只读存储器三、只读存储器 ROM ROM四、四、四、四、IBM PC/XT IBM PC/XT 的存储器的存储器的存储器的存储器半导体存储器的分类半导体存储器的分类存存储器可以分为储器可以分为储器可以分为储器可以分为RAM(Ramdom Access

2、 RAM(Ramdom Access Memory)Memory)和和和和ROM(Read Only Memory)ROM(Read Only Memory)两两两两大类大类大类大类,而且它们各自又可以分为若干种而且它们各自又可以分为若干种而且它们各自又可以分为若干种而且它们各自又可以分为若干种,并且并且并且并且,从广义的角度来看可编程逻辑电路是属于从广义的角度来看可编程逻辑电路是属于从广义的角度来看可编程逻辑电路是属于从广义的角度来看可编程逻辑电路是属于ROMROM的范畴的范畴的范畴的范畴.下面我们分别讨论它们下面我们分别讨论它们下面我们分别讨论它们下面我们分别讨论它们.RAM(Random

3、-Access Memory)RAM(Random-Access Memory)n n随机存储器，在运行状态可读可写随机存储器，在运行状态可读可写随机存储器，在运行状态可读可写随机存储器，在运行状态可读可写ROM(Read-Only Memory)ROM(Read-Only Memory)n n一旦信息写入，在机器上只读一旦信息写入，在机器上只读一旦信息写入，在机器上只读一旦信息写入，在机器上只读1.RAM(随机存取存储器随机存取存储器)RAM的特点:可以读写,存储的数据必须有电源供应才能保存,一旦掉电,数据全部丢失.RAM按存储机理的不同可分为 静态SRAM(Static RAM)和 动态D

4、RAM(Dynamic RAM),1.基本存储电路基本存储电路六管静态存储电路六管静态存储电路:用于存储一个二进制位。用于存储一个二进制位。二、二、二、二、随机随机随机随机存储器存储器存储器存储器 RAM RAM（一）（一）静态存储器静态存储器T1管的截止保证了管的截止保证了T2管得导通。管得导通。反之亦然。反之亦然。负载管负载管控制管控制管1 10 00 01 1删极删极漏极漏极源极源极当数据信号当数据信号与地址信号与地址信号都消失后，都消失后，T5、T6、T7、T8都截止，都截止，由由T3、T4两两负载管通过负载管通过VCC不断向不断向删极补充电删极补充电荷，以保持荷，以保持信息信息0、1

5、。静态SRAM(Static RAM)(1)(1)存储体存储体存储体存储体 一个基本存储电路只能存储一个二进制位。一个基本存储电路只能存储一个二进制位。将基本的存储电路有规则地组织起来，就是存储体。将基本的存储电路有规则地组织起来，就是存储体。存储体又有不同的组织形式：存储体又有不同的组织形式：将各个字的将各个字的同一位同一位组织在一个芯片中，如：组织在一个芯片中，如：8118 16K*18118 16K*1（DRAMDRAM）将各个字的将各个字的 4 4位位 组织在一个芯片中，组织在一个芯片中，如：如：2114 1K*4 2114 1K*4（SRAMSRAM）将各个字的将各个字的 8 8位位

6、 组织在一个芯片中，组织在一个芯片中，如：如：6116 2K*8 6116 2K*8（SRAMSRAM）。）。(2)(2)(2)(2)外围电路外围电路外围电路外围电路 为了区别不同的存储单元，就给他们各起一个号为了区别不同的存储单元，就给他们各起一个号给于不同的地址给于不同的地址，以地，以地 址号来选择不同的存储单元。址号来选择不同的存储单元。于是电路中要有于是电路中要有 地址译码器、地址译码器、I/O电路、片选控制端电路、片选控制端CS、输出缓冲器等、输出缓冲器等外围电路。外围电路。外围电路。外围电路。2.存储器（芯片）结构存储器（芯片）结构故：故：故：故：存储器（芯片）存储器（芯片）存储器

7、（芯片）存储器（芯片）=存储体存储体存储体存储体+外围电路外围电路外围电路外围电路3.地址译码方式地址译码方式(1)直接译码方式直接译码方式适用于小容量存储器中。适用于小容量存储器中。16字字(字节字节)4 位的存储器位的存储器64个基本存储单元，个基本存储单元，排成排成 16行行 4列，列，每行对应一个字每行对应一个字 每列对应其中的一位。每列对应其中的一位。(2)双译码方式双译码方式地址译码器分成两个，可减少选择线的数目。地址译码器分成两个，可减少选择线的数目。1024*1 的存储器的存储器1024个基本存储单元，排成个基本存储单元，排成 32*32 的矩阵，需的矩阵，需 10 根地址线寻

8、址。根地址线寻址。X 译码器输出译码器输出32根选择线，分别选择根选择线，分别选择1-32 行，行，Y 译码器输出译码器输出32根选择线，分别选择根选择线，分别选择1-32 列控制各列的位线控制门列控制各列的位线控制门.RAM的基本结构:256*4RAM的基本应用(3)一个实际的静态一个实际的静态RAM的例子的例子Intel 2114 存储器芯片存储器芯片1024*4 的存储器的存储器4096 个基本存储单元，排成个基本存储单元，排成 64*64 的矩阵，需的矩阵，需 10 根地址线寻址。根地址线寻址。X 译码器输出译码器输出 64 根选择线，分别选择根选择线，分别选择 1-64 行，行，Y

9、译码器输出译码器输出 16 根选择线，分别选择根选择线，分别选择 1-16 列控制各列的位线控制门列控制各列的位线控制门.写允许写允许片选片选1,1-A3A4A5A6A7A8A0 A1 A2 A9行行行行选选选选择择择择列选择列选择列选择列选择X X1 1X X6464Y Y1 1Y Y16161,21,31,41,611,621,631,6464,164,264,364,464,6164,6264,6364,64I/OI/O1 1I/OI/O2 2I/OI/O3 3I/OI/O4 44.静态存储器静态存储器 的设计的设计 由多个存储器芯片组成一个实际存储器，并与由多个存储器芯片组成一个实际存

10、储器，并与CPU连接。连接。(1)(1)多个芯片连接多个芯片连接多个芯片连接多个芯片连接 如前所述存储器芯片有不同的组织形式，如如前所述存储器芯片有不同的组织形式，如1024*1、1024*4、4096*8等，等，实际使用时，需将其连接起来，组成你所需要的实际的存储器，如实际使用时，需将其连接起来，组成你所需要的实际的存储器，如 1K*8、4K*8 等的存储器。等的存储器。(2)(2)与与与与CPUCPU的连接的连接的连接的连接 RAM 与与 CPU 的连接，主要是的连接，主要是 地址线、控制线、数据线地址线、控制线、数据线地址线、控制线、数据线地址线、控制线、数据线 的连接。的连接。此外还应

11、考虑以下几个问题：此外还应考虑以下几个问题：此外还应考虑以下几个问题：此外还应考虑以下几个问题：CPU CPU 总线的负载能力；总线的负载能力；CPU CPU 的时序与存储器的存取速度之间的配合问题；的时序与存储器的存取速度之间的配合问题；存储器的地址分配和片选问题。存储器的地址分配和片选问题。CPU CPU 总线的负载能力总线的负载能力 一个存储器系统，通常由多片存储器芯片组成，如直接与一个存储器系统，通常由多片存储器芯片组成，如直接与CPUCPU相连，则相连，则CPUCPU的地址线、的地址线、数据线负载很重，故需加隔离驱动器。数据线负载很重，故需加隔离驱动器。CPUCPU存储器存储器存储器

12、存储器驱动器驱动器驱动器驱动器收发器收发器收发器收发器ABABABABDBDBDBDB CPU CPU 的时序与存储器的存取速度之间的配合问题的时序与存储器的存取速度之间的配合问题 每种每种CPUCPU都有自己的操作时序，这在系统设计时就已确定了。都有自己的操作时序，这在系统设计时就已确定了。当设计某个计算机系统的存储器时：当设计某个计算机系统的存储器时：(1)(1)首先要弄清楚首先要弄清楚CPUCPU的操作时序的操作时序 (2)(2)然后然后,选择满足选择满足CPUCPU操作时序的存储器芯片操作时序的存储器芯片,其中最重要的是存储器的存取速度其中最重要的是存储器的存取速度.8282/8283

13、8286/8287 前面讲过，为了使前面讲过，为了使CPU能使用不同速度的存储器芯片，采取了设置能使用不同速度的存储器芯片，采取了设置Raday引脚，引脚，插入等待状态（插入等待状态（TW）的办法，但这是不足取的，因为它是以牺牲）的办法，但这是不足取的，因为它是以牺牲CPU的速度为代的速度为代价的。价的。CPU CPUCPU CPU时钟时钟时钟时钟 存储器读写周期存储器读写周期存储器读写周期存储器读写周期 (MH (MHZ Z)(ns)(ns)（ns)ns)80286 8 (125)250 80286 8 (125)250 80286 12(83.3)16780286 12(83.3)167

14、80386 16 (62.5)12580386 16 (62.5)125 80386 20 (50)10080386 20 (50)100 几种几种几种几种CPUCPU对存储器速度的要求对存储器速度的要求对存储器速度的要求对存储器速度的要求占占占占CPUCPU两个时钟周期两个时钟周期两个时钟周期两个时钟周期（1 1）用用用用1k*11k*1的片子组成的片子组成的片子组成的片子组成1k*81k*8的存储器的存储器的存储器的存储器 需需需需 8 8 个芯片个芯片个芯片个芯片 地址线地址线 （210=1024）需）需 10 根根 数据线数据线 8 根根 控制线控制线 WRA9-A0D7-D0WRWE

15、CPU系统系统5.存储器设计举例存储器设计举例（2 2）用用用用 256*4 256*4 的片子组成的片子组成的片子组成的片子组成 1k*8 1k*8 的存储器的存储器的存储器的存储器 需需需需 8 8 个芯片个芯片个芯片个芯片 地址线地址线 （28=256）需）需 10 根根（片内片内 8 根，片选根，片选 2 根）根）数据线数据线 8 根根 控制线控制线 IO/M 和和 WR。A9-A0D7-D0WRCPU系统系统IO/MABCD 2-4译码器输出1有效地址：A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

16、 B 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 D 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0000FF1001FF2002FF3003FF（3 3）用用用用1k*4 1k*4 的片子的片子的片子的片子 2114 2114 组成组成组成组成 2k*8 2k*8 的存储器的存储器的存储器的存储器 需需需需 4 4 个芯片个芯片个芯片个芯片 地址线地址线 （211=2048）需）需 11 根根（片内片内 10 根，片选根，片选 1 根）根）数据线数据线 8 根根

17、 控制线控制线 IO/M 和和 WRCPUCPU全译码方式全译码方式全译码方式全译码方式两组存储器的地址分配：两组存储器的地址分配：第一组第一组 A15 A14 A10 A9 A8 A7 A0 0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 0000 h 0 0 0 0,0 0 1 1,1 1 1 1,1 1 1 1 03FF h 第二组第二组 A15 A14 A10 A9 A8 A7 A0 0 0 0 0,0 1 0 0,0 0 0 0,0 0 0 0 0400 h 0 0 0 0,0 1 1 1,1 1 1 1,1 1 1 1 07FF h 这种选片的译码方式称为这种选片的

18、译码方式称为全译码全译码全译码全译码，译出的每一组地址是确定的、唯一的。，译出的每一组地址是确定的、唯一的。也可采用也可采用线选控制线选控制线选控制线选控制方式：只用方式：只用A15-A10中的任意位来控制片选端。中的任意位来控制片选端。如用如用A10，而，而 A15-A11可位任意值；可位任意值；也可用也可用A11，而，而A15-A12，A10 可位任意值；等不同组合。可位任意值；等不同组合。A10A11-A15线选译码方式线选译码方式线选译码方式线选译码方式线选译码方式有两个问题应考虑：线选译码方式有两个问题应考虑：采用不同的地址线作为选片控制，则它们的地址分配是不同的。采用不同的地址线作

19、为选片控制，则它们的地址分配是不同的。如：如：用用A A1111做线选做线选 第一组第一组 A15 A14 A10 A9 A8 A7 A0 0 0 0 0,0 0 0 0 0,0 0 0 0,0 0 0 0 0000 h 0 0 0 0,0 0 0 1 1,1 1 1 1,1 1 1 1 03FF h 第二组第二组 A15 A14 A10 A9 A8 A7 A0 0 0 0 0,1 1 0 0 0,0 0 0 0,0 0 0 0 0800 h 0 0 0 0,1 1 0 1 1,1 1 1 1,1 1 1 1 0BFF h 如：如：用用A A1515做线选做线选 第一组第一组 A15 A14

20、A10 A9 A8 A7 A0 0 0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 0000 h 0 0 0 0 0,0 0 1 1,1 1 1 1,1 1 1 1 03FF h 第二组第二组 A15 A14 A10 A9 A8 A7 A0 1 1 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 8000 h 1 1 0 0 0,0 0 1 1,1 1 1 1,1 1 1 1 83FF h 地址重叠（以地址重叠（以A15做线选控制为例）。做线选控制为例）。000003FF07FF0BFF800083FFFFFF1K1K1K1K1K32K64KA A1515=0=0A

21、 A1515=1=1（4 4）用用用用1k*4 1k*4 的片子的片子的片子的片子 2114 2114 组成组成组成组成 4k*8 4k*8 的存储器的存储器的存储器的存储器 需需需需 8 8个芯片个芯片个芯片个芯片 地址线地址线 （212=4096）需）需 12 根根（片内片内 10 根，片选根，片选 2 根）根）数据线数据线 8 根根 控制线控制线 IO/M 和和 WRIO/MCPUCPU00 00 0000 000000 11 1111 1111 01 00 0000 000001 11 1111 1111 y0y3(5).8K*8bit 的SRAM的基本应用（二）（二）动态存储器动态存

22、储器1.基本存储电路基本存储电路 用于存储一个二进制位。用于存储一个二进制位。1 10 0动态DRAM(Dynamic RAM)2.动态存储器内部结构。动态存储器内部结构。Intel 2118A Intel 2118A 容量容量容量容量 16 16k*1k*11233.动态存储器动态存储器 的设计（由多个存储器芯片组成一个实际存储器的设计（由多个存储器芯片组成一个实际存储器,并与并与CPU连接）连接）例：用例：用 811816K*1 的的 DRAM 组成组成16K*8 的存储器。的存储器。RAS CASA6A0DOUT DIN WE定时控制定时控制 电路电路刷新时序刷新时序 发生器发生器 刷新

23、刷新计数器计数器 多路多路转换器转换器（1）多路多路转换器转换器 （2）RAS CASA6A0DOUT DIN WERAS CASA6A0DOUT DIN WE。.行地址行地址行地址行地址列地址列地址刷新地址刷新地址CASRASA6A0A13A7D7D0WRIO/M.三、只读存储器三、只读存储器 ROM（一）（一）掩膜只读存储器掩膜只读存储器（二）（二）可编程只读存储器可编程只读存储器（三）（三）可擦除、可编程只读存储器可擦除、可编程只读存储器（四）（四）动态存储器动态存储器 的设计的设计 由多个存储器芯片组成一个实际存储器，由多个存储器芯片组成一个实际存储器，并与并与CPU连接。连接。例：用

24、例：用EPROM 2716（2K*8）组成）组成 6K*8 的存储器。的存储器。A7 A6 A5 A4 A3 A2 A1 A0 O1 O2 O3GNDUCCA8A9UPPOEA10CEO7O6O5O4O3123456789101112242322212019181716151413引脚图引脚图输出输出允许允许片选片选D0D7A10A0CE OED0D7A10A0CE OED0D7A10A0CE OE。2-4译码器译码器CPUCPUD7D0A10A0A11A12 RDIO/M(1)寻址寻址 6K 空间需空间需13根地址线，片内根地址线，片内11根，片选根，片选2根；根；(2)2716为只读存储器

25、，只有读操作，因此，用控制信号为只读存储器，只有读操作，因此，用控制信号(3)IO/M 和和 RD 通过或门连到译码器使能端，控制通过或门连到译码器使能端，控制其工作。其工作。EN四、四、IBM PC/XT 的存储器的存储器系统板上的系统板上的RAM 256KIO通道中的扩展通道中的扩展RAM 384K 保留（包括显示）的保留（包括显示）的RAM 128K 扩展的扩展的ROM 198K 16K(可在系统板上扩展可在系统板上扩展）8K基本基本ROM 40K(一）一）存储空间的分配存储空间的分配 00000H 3FFFFH 40000H 9FFFFH A0000H BFFFFH C0000H EF

26、FFFH F0000H F6000H FE000H FFFFFHRAM 640K保留保留 128KROM 128K显卡上的显示缓冲区在此区域显卡上的显示缓冲区在此区域单色显示在单色显示在 B0000H B0FFFH；彩色彩色/图形在图形在B8000H BBFFFH。包括中断向量区；包括中断向量区；BIOS数据区；数据区；DOS内存驻留程序；用户程序区。内存驻留程序；用户程序区。C0000H EFFFFH，所插卡的，所插卡的BIOS;FE000H FFFFFH，系统板的基本输入输出，系统板的基本输入输出 系统系统 BIOS，占，占8K字节字节.另另32K放放BASIC程序。程序。32KBASIC

27、程序程序(二）二）ROM 系统系统 计算机系统在合闸上电后要能自动启动，就必须把初始化和引导程序放在计算机系统在合闸上电后要能自动启动，就必须把初始化和引导程序放在 ROM中。中。IBM PC/XT 的基本输入输出系统的功能有：的基本输入输出系统的功能有：（1）系统的冷启动和热启动；系统的冷启动和热启动；（2）系统自测试；系统自测试；（3）基本外部设备的输入输出驱动程序，包括基本外部设备的输入输出驱动程序，包括 CRT显示、键盘、打印机、软盘、显示、键盘、打印机、软盘、异步通信接口的驱动程序。异步通信接口的驱动程序。（4）硬件中断管理程序；）硬件中断管理程序；（5）系统配置分析程序；）系统配置

28、分析程序；（6）字符图形发生器；）字符图形发生器；（7）一天的时钟管理程序；）一天的时钟管理程序；（8）DOS引导程序。引导程序。40K ROM 信息放在两块信息放在两块 ROM 芯片中。一块芯片中。一块 8K 芯片，一块芯片，一块 32K 芯片。芯片。MEMR A19 A18 A17 A16 A15 A14 A13 A0 0 1 1 1 1 ,1 0 0 0 F8000H 0 1 1 1 1,1 1 1 1 FFFFFH CS7有效，选中有效，选中U18（BIOS）A缓冲器缓冲器缓冲器缓冲器缓冲器缓冲器3-8译码器译码器AENBRD为低时，为低时，CPU控制总线控制总线断开断开BIOS当当

29、G1=1 G2A=G2B=0 时，时，允许对允许对A、B、C进行译码。进行译码。译中的对应输译中的对应输入端将变为低电平，其它入端将变为低电平，其它7个保持高电平。个保持高电平。74LS138 3-8 74LS138 3-8 译码器译码器译码器译码器(三）三）RAM 系统系统系统板上的系统板上的RAM 256K 由由 64K*1 动态存储器芯片动态存储器芯片 4164 组成；组成；每组每组9个芯片：个芯片：8位数据位，一位奇偶校验位；位数据位，一位奇偶校验位；共共4组，组，36个芯片。个芯片。64K芯片需要芯片需要 16根地址线寻址；根地址线寻址；但采用内部行、列地址锁存方式，芯片只有但采用内

30、部行、列地址锁存方式，芯片只有8根地址线；根地址线；系统需要产生行地址选择信号系统需要产生行地址选择信号 RASRAS 列地址选择信号列地址选择信号 CASCAS RASRAS、CAS CAS 生成电路生成电路生成电路生成电路PROM256*40100输入有输入有256种组合种组合X表示已得到驱动表示已得到驱动由于行选信号和列选信号在时间有先后，故采用了由于行选信号和列选信号在时间有先后，故采用了两个两个 38 译码器，分别产生译码器，分别产生 RAS 和和 CAS。RAM RAM 电路电路电路电路多路开关多路开关多路开关多路开关多路开关多路开关数据收发器数据收发器奇偶发生奇偶发生校验器校验器奇偶校验触发器奇偶校验触发器奇偶校验奇偶校验RAM芯片芯片