基于FPGA的SDRAM控制器设计.docx

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1、基于FPGA的SDRAM控制器设计ronggang导语：介绍了SDRAM的特点和工作原理，提出了一种基于FPGA的SDRAM控制器设计方法，采用Verilog语言完成的控制器的设计，可以很方便地对SDRAM进展操纵。控制器在大容量数据记录仪扩展缓存得到了很好的应用摘要：介绍了SDRAM的特点和工作原理，提出了一种基于FPGA的SDRAM控制器设计方法，采用Verilog语言完成的控制器的设计，可以很方便地对SDRAM进展操纵。控制器在大容量数据记录仪扩展缓存得到了很好的应用。关键字：FPGA;SDRAM;Verilog;1引言在进展高速数据记录仪的开发中，由于硬盘固有的寻道延时，不能实现外部数

2、据实时写入。采用固态硬盘本钱又比拟高，所以在设计中考虑外加大容量数据缓存。在各种随机存储器件中，SRAM的价格低，设计简单，但容量一般都不大;DDR速度快、容量大，但硬件和软件设计都比拟复杂。SDRAM具价格低、体积小、速度快、容量大的优点，是知足高速数据记录设计带宽的理想器件。但是，与SRAM相比拟，SDRAM的控制逻辑复杂，接口方式与普通的存储器差异很大。为理解决这个矛盾，需要设计专用的SDRAM控制器，本文中提出了SDRAM控制器的FPGA设计，FPGA内部采用状态机的方式。该设计采用了Altera公司的CycloneII系列EP2C35F484C8N作为主控芯片。系统工作时钟为75M。

3、2SDRAM工作原理简介本设计采用SDRAM芯片选用Winbond公司的W982516，4M4BANKS16BIT，两片并成32位数据总线，突发读写速度可到达300Mbytes/s。W982516采用了54引脚的TSOP封装，工作电压为3.3V，并且采用同步接口方式所有的信号都是时钟信号的上升沿触发，与系统时钟同步运行。W982516行地址数目是13，列地址数目是9。与各种SDRAM一样，这种SDRAM具有以下几个特点：1采取行列地址复用原那么，SDRAM的地址线在不同的命令下提供不同的地址，行列地址复用13根地址线。2需要定时刷新。3在进展读写时，需先激活行。换页读写时要预充关闭的行，然后再

4、激活新的行进展读写。4SDRAM正常工作之前配置形式存放器。SDRAM具有较多的控制命令，详细命令见表1。align=center表1SDRAM命令/align解析命令对应的Verilog代码如下：alwayscmdbegincasecmdmodeset:beginnCS3SDRAM控制器的设计3.1系统设计框图align=center图1系统设计框图/align如图1,两片W982516并成32位数据总线的SDRAM。外部数据总线为32位，FIFO1为外部数据的一级缓冲，当FIFO1中的数据超过512时SDRAM中一页的数据量，SDRAM控制器将数据从FIFO1中读出写入W982516暂存，

5、当FIFO2中的数据剩余空间大于512时，SDRMA控制器从W982516读入一页数据写入FIFO2，硬盘控制器再将FIFO2中的数据写入硬盘。3.2SDRAM控制器设计3.2.1复位初始化align=center图2SDRAM控制器设计框图/align如图2，虚框内为初始化进程，SDRAM在上电后200us，由一个初始化操纵来配置SDRAM的工作形式。在200us之内只能给SDRAM发NOP命令。初始化经过由启动以下指令流完成：首先由一个预充所有BANK指令完成对所有BANK的预充，然后是八个周期的自动刷新指令，最后在形式配置指令下完成SDRAM内部形式设置存放器的配置。形式存放器指定了突发

6、长度、突发类型、CAS延时等具体的信息。为了方便灵敏的应用，本设计中将SDRAM形式存放器设置为0x027突发长度为整页，CASLatency为2。只有成功的完成初始化经过，SDRAM才可以正常工作。3.3.2刷新计数模块SDRAM要求在64ms之内对4096行进展刷新，也就是每15.6us刷新一行，由于系统时钟周期为13ns，所以刷新计数模块计数到达1170，就需要对SDRAM发出刷新命令。如图3,刷新计数模块计数到大于即是1170时，比拟器输出上升沿到D触发器，D触发器输出高电平发出刷新恳求，SDRAM控制器收到刷新恳求后执行刷新命令。SDRAM控制器完成刷新命令后发出刷新应答信号将D触发

7、器的输出端清零，同时将刷新计数器清零并重新计数。align=center图3刷新模块/align3.3.3工作经过FPGA完成对SDRAM芯片的初始化后，进入空闲状态，然后根据外部信号做出相应的动作，如自动刷新、读和写数据。假如收到自动刷新恳求，那么控制器向SDRAM发出自动刷新命令，自动刷新的优先级最高;假如FIFO1中的数据超过512个如图1，那么首先激活要写的行，然后再将数据写入SDRAM，最后经过预充电关闭这一行回到空闲状态，用一个存放器记录SDRAM里有效数据的行数，此时有效数据的行数加1,行地址加1,写操纵的优先级第二;假如FIFO2中的剩余空间超过512个并且有效数据的行数大于0

8、时那么可执行读操纵，同写操纵一样也需要首先激活要读的行，然后再将数据从SDRAM里读出写入到FIFO2，并经过预充电关闭这一行回到空闲状态，同时有效数据的行数减1,行地址加1,读操纵的优先级最低。这样就设计成一个64Mbytes的大容量循环缓冲。状态机在空闲时的状态转移代码如下：work_idle:beginifrefresh/收到刷新恳求，优先级最高work_state0&ff_halfempt/FIFO2缓冲半空，读SDRAMwork_state4总结本设计已经成功运用于某型雷达，可记录大于40Mbytes/s的实时雷达信号。SDRAM控制器工作稳定，进而实现了低本钱、大容量、高速度的设计目的。