基于CPLD技术的CMOS图像传感器高速收集系统.docx

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1、基于CPLD技术的CMOS图像传感器高速收集系统摘要：介绍应用CPLD控制OV7110图像传感器进展高速数据收集，提供了一种利用PC机外设对图像读取的解决方案。按照该方法制作的系统，经过实验验证效果良好。关键词：CPLD；CMOS图像传感器；高速收集系统；OV7110在当前图像传感器市场，CMOS传感器以其低廉的价格得到越来越多消费者的青睐。在目前的应用中，多数采用软件进展数据的读取，但是这样无疑会浪费指令周期，并且对于高速器件，采用软件读取在程序设计上、在时间配合上有一定的难度。因此，为了收集数据量大的图像信号，本文设计一个以CPLD为核心的图像收集系统，实现了对OV7110CMOS图像传感

2、器的高速读取，其读取速率可达8Mb/s。1、硬件电路方案图1为基于CPLD的OV7110CMOS图像传感器的高速数据收集系统原理框图，他主要由2个局部组成：OV7110的参数设置电路和图像采样电路。1.1OV7110的参数设置电路系统在上电后需要对CMOS采样芯片进展初始化，以确定其工作形式、窗口大小、扫描方式、输出数据格式等。这些参数是通过OV7110芯片上的SCCB接口进展的。SCCB是OmnVision公司开发的一种双向三线的同步串行总线，引线接口有使能线SCCBE，时钟线SIOC，数据线SIOD。其中SCCBE低电平有效，假如将其接地，那么SIOC，SIOD的工作方式特别类似于I2C总

3、线。OV7110工作形式、窗口大小、扫描方式、输出数据格式均可以通过相应的存放器来设置，本系统把AT89C51作为主设备MasterDevice，OV7110作为从设备SlaveDevice，采用AT89C51的P12和P13口用软件模拟SCCB总线，把其参数写入其内部对应的存放器。与I2C总线一样，在SCCB总线中主设备发送一个字节后，从设备需要将数据线SIOD拉低作为应答信号ACK返回给主设备，才能表示发送成功。值得留意的是由于CMOS器件所能承受的灌电流很低，所以接至时钟线SIOC、数据线SIOD的上拉电阻阻值应在35k之间，并且对于主设备AT89C51发送参数完毕后，需立即释放数据线S

4、IOD以保证其处于悬空状态，即AT89C51在送完一个字节后立即执行一条指令，使数据线SIOD发出读取信号的操纵。1.2图像采样电路本系统设置的工作形式为黑白，分辨率取到了最大640480。CMOS芯片的数据输出波形如图2所示为了便于分析，该图只是示意图。图中VSYNC为垂直场同步信号，其下降沿表示一帧图像的开场。HSYNC为程度行同步信号，其上升沿表示一行信号开场。HREF为程度窗素时钟信号，即数据输出同步时钟信号，其下降沿更新数据，上升沿数据是稳定时期，可以读取数据，其数据按行输出。Y为图像灰度数据。下面介绍CPLD怎样控制CMOS芯片的数据读取。首先按顺序检测VSYNC和CHSYNC信号

5、是否有效，应该留意的是要防止毛刺信号干扰。由于毛刺信号时间很短，故在本设计中采用了设标志位的方法，即当检测信号有效沿后对于VSYNC是上升沿，而对于CHSYNC是下降沿，在等待一定时间后再次检测信号，看其是否仍然有效，假如有效，那么讲明信号是正确的。其源程序如下：由于象素数据按照PCLK时钟输出，所以用来存储图像的RAM的使能信号RCE和写信号RWE、读信号RRE以及地址信号ADDRESS都是由CPLD用他来产生。其中，读信号RRE在CPLD写操纵中置“1即可。由于在数据输出时，PCLK上升沿信号稳定，而RAM是在WR上升沿将数据写入，因此可以在HREF有效后HREF1采用PCLK作为写信号R

6、WE。同时设计一个二进制计数器，在HREF有效后，以PCLK的下降沿为触发沿对PCLK做计数，并取其输出作为RAM的地址信号ADDRESS。这样在PCLK的下降沿更新地址信号，接着在上升沿存贮数据。源程序如下：设置往RAM写信号RWE由于图像象素点个数已知，即数据个数已知，故在计数完毕后CPLD发出计数完毕信号R，同时把指向RAM地址线ADDRESS和读写信号RWE、RRE切换连至AT89C51的地址线和读写信号WR、RD。AT89C51承受到中止信号R后开场读取RAM中的数据，并通过RS232串口上传至PC机。需要留意的是RAM地址到达512k，而单片机最大寻址空间只有64k，所以在读取RAM时采用分页读取，每次读64k，即从P1口中抽取3根线作为RAM的最高的三位地址和P0和P2口共同组成AT89C51的地址线。采用CPLD对CMOS图像传感器进展数据收集的方法，可以把CMOS的主动器件通过CPLD变为可控制的方式，实现了对CMOS图像传感器的高速数据读取，按照该方法制作的系统，经过实验验证效果良好。这种信号读取的方法还可以在其他众多需要高速图像数据收集的场合应用。0