数字电子技术第五章时序逻辑电路.ppt
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1、第5章 时序逻辑电路 时序逻辑电路是一种重要的数字逻辑电路,其特点是电路任何一个时刻的输出状态不仅取决于当时的输入信号,而且与电路的原状态有关,具有记忆功能。构成组合逻辑电路的基本单元是逻辑门,而构成时序逻辑电路的基本单元是触发器。时序逻辑电路在实际中的应用很广泛,数字钟、交通灯、计算机、电梯的控制盘、门铃和防盗报警系统中都能见到。本章主要介绍典型的时序逻辑部件:集成计数器的识别与应用,集成寄存器的识别与应用;时序逻辑电路的分析和设计。第5章 时序逻辑电路本章要点计数器及应用寄存器及应用时序逻辑电路的分析与设计5.1 计数器及应用 计数器在计算机及各种数字仪表中应用广泛,具有记忆输入脉冲个数的
2、功能,还可以实现分频、定时等。5.1.1 任务描述 (1)按图5.1所示连接电路,检查无误后接通电源。(2)闭合开关S,观察发光二极管的发光情况,记录观察到的结果;输入时钟脉冲,再观察发光二极管的发光情况;(3)断开开关S,输入时钟脉冲,观察发光二极管的发光情况;连续输入时钟脉冲,观察发光二极管的发光情况,依次将观察到的结果记录于表5.1。图5.2 S断开,来第2个CP时观察到的现象 图5.1 计数器演示电路5.1.2 计数器的基本功能与分类1.计数器的基本功能 如果将演示过程中的开关S闭合看作是“0”、断开看作 是“1”,用替换S;将发光二极管“亮”看作是“1”、“亮”看作是“0”,用Qn替
3、换对应的发光二极管;则表5.1可 转换为计数器状态转换表,如表5.2所示。输 入输 出对应的十进制数CP1Q3Q2Q10000100000110011120102130113141004151015161106171117表5.2 计数器状态转换表 由表5.2可知,当时钟脉冲(CP1)作为计数脉冲输入时,计数器输出的状态与输入的计数脉冲个数对应的二进制数一致。因此,由计数器的输出状态可判断出输入了多少个计数脉冲,即计数器可以实现计数功能。2.计数器分类 根据触发器的触发方式可分为计数器 根据进位规则不同可分为同步计数器异步计数器二进制计数器十进制计数器任意进制计数器 同步计数器的特点是构成计数
4、器的所有触发器共用同一个时钟脉冲,触发器的状态同时更新,计数速度快;而异步计数的特点是构成计数器的触发器不共用同一个时钟脉冲,所有触发器更新状态的时刻不一致,计数速度相对较慢。在实际应用中,计数器是以集成电路形式存在的,主要有集成二进制计数器、集成十进制计数器两大类,其他进制计数器可由它们通过外电路设计来实现。在每一大类计数器中,又以同步与异步、加计数与可逆计数来细分。注意:5.1.3 二进制计数器及应用 遵循二进制计数规则计数的计数器称为二进制计数器。通常,由4位触发器构成的集成二进制计数器,通过引脚选择可组成二-八-十六进制计数器。在外电路控制下,二进制计数器可实现十进制计数。如果将两个集
5、成二进制计数器级联,还可以实现24进制计数、60进制计数等。1.集成异步二进制计数器 图5.1所示演示电路中所用的74LS197是一个集成异步二进制加计数器,其引脚排列和逻辑符号如图5.3(a)、(b)所示。(a)引脚排列(b)逻辑符号图5.3 集成异步二进制计数器74LS19774LS197的14个引脚中:13脚 是异步清零端;1脚CT/是计数和置数控制端,低电平“0”时置数,高电平“1”时计数;8脚CP0、6脚CP1是2个时钟脉冲输入端,采用下降沿触发;11、3、10、4脚D3D0是并行输入数据端;12、2、9、5脚Q3Q0是计数器输出端;14脚为供电电源端,7脚为接地端。74LS197可
6、以实现二-八-十六进制计数,其功能表如表5.3所示。输 入输 出说 明CPD3D2D1D0Q3Q2Q1Q000000清零10d3 d2d1d0d3 d2d1d0置数11计 数CP0=CP、CP1=Q0,16进制CP1=CP,8 进制CP0=CP、CP1=0/1,2进制表5.3 74LS197的功能表由表5.3可知,74LS197具有如下功能。当13脚 接低电平“0”时,计数器被清零,低电平电压最大值为0.8V。正常使用时,13脚 应接高电平“1”,高电平电压最小值为2V。当1脚CT/接低电平“0”时,计数器置数,将11、3、10、4脚D3D0端等待输入的数据置入计数器。计数器置入数据后,将以置
7、入的数据为起点,开始计数。正常计数时,1脚CT/应接高电平“1”。当8脚CP0接输入的计数脉冲(CP)、6脚CP1接5脚Q0输出时,在CP的下降沿,计数器进行十六进制计数。只有6脚CP1接输入的计数脉冲(CP)时,在CP的下降沿,计数器进行八进制计数。只有8脚CP0接输入的计数脉冲(CP)时,在CP的下降沿,计数器进行二进制计数。2.集成同步二进制计数器 常用的集成同步二进制加计数器有74LS161、74LS163等。74LS161的实物图、引脚排列和逻辑符号如图5.4所示。(a)实物图(b)引脚排列 (c)逻辑符号图5.4 集成同步二进制计数器74LS161 74LS161的16个引脚中:1
8、脚 为异步清零端,9脚 是置数控制端,7脚CTP、10脚CTT是计数器的工作状态控制端;2脚CP是计数脉冲输入端,接计数器内部所有触发器的时钟脉冲输入端,实现触发器状态同步转换;36脚D0D3是并行输入数据端,1114脚Q3Q0是计数器输出端;15脚CO是进位信号输出端,16脚为供电电源端,8脚为接地端。74LS161的功能表如表5.4所示。输 入输 出说 明000000清零10d3 d2d1d0d3 d2d1d0置数1111计 数 1Q3Q1全1时,产生进位110保 持110保 持表5.4 74LS161的功能表由表5.4可知,74LS161具有如下功能。当1脚 接低电平“0”时,计数器被清
9、零,低电平电压最大值为0.8V。正常使用时,1脚 应接高电平“1”,高电平电压最小值为2V。当9脚 接低电平“0”时,计数器置数,将36脚D0D3端等待输入的数据置入计数器。计数器置入数据后,将以置入的数据为起点,开始计数。正常计数时,9脚 应接高电平“1”。7脚CTP、10脚CTT全接高电平“1”时,在CP的上升沿,计数器进行十六进制计数。当Q3Q0全“1”时,产生进位,CO=1。只要7脚CTP、10脚CTT中有一个接低电平“0”,计数器就处于保持状态。74LS163的引脚排列与74LS161没有区别,但采用同步清零方式。即:当 0时,只有在CP上升沿到来时计数器才清零。74LS163的功能
10、表如表5.5所示。表5.5 74LS163的功能表输 入输 出说 明000000清零10d3d2d1d0d3d2d1d0置数1111计 数1Q3Q1全1时,产生进位110保 持110保 持3.二进制计数器的应用 计数器可构成分频电路,又称分频器,主要用来降低信号的频率,是数字系统中常用的电路。分频器的输入信号频率fI与输出信号频率fO之比称为分频比N,N进制计数器可实现N分频。灵活应用计数器,可以实现任意分频,如利用74LS161可以实现16分频、8分频、4分频、2分频,及16以内的任意分频。用74LS161构成的7分频逻辑电路如图5.5(a)所示,输入信号(CP1)与输出信号(CPO)的波形
11、图如图5.5(b)所示。图中,每个CPI作用后,74LS161就加“1”,当输入第7个CPI后,Q2=Q1=Q0=1时,与非门输入全“1”、输出为“0”,计数器立即清零,并重新开始计数。此时,从CPO端输出脉冲宽度为1个CPI周期的负脉冲,从而实现7分频。(a)逻辑电路图(b)波形图 图5.5 二进制计数器74LS161构成的七分频器5.1.4 十进制计数器及应用 遵循十进制计数规则计数的计数器称为十进制计数器。常用的有集成异步十进制加计数器74LS90、集成同步十进制可逆计数器74LS192等。通过引脚选择、外电路控制、多个计数器级联,可用十进制计数器实现任意进制的计数。1.集成异步十进制加
12、计数器74LS9074LS90具有二-五-十进制计数功能,时钟脉冲下降沿到来时,计数器状态改变,其引脚排列和逻辑符号如图5.6(a)、(b)所示。(a)引脚排列(b)逻辑符号 图5.6 集成异步十进制计数器74LS9074LS90的14个引脚中:2脚R0A、3脚R0B是直接复位(清零)端,具有与逻辑关系;6脚S9A、7脚S9B是直接置9端;14脚CP0是二进制计数脉冲输入端,12脚Q0是二进制计数输出端;1脚CP1是五进制计数脉冲输入端,11、8、9脚Q3Q1是五进制计数输出端;5脚为供电电源端,10脚为接地端,4脚、13脚为空脚。表5.6 74LS90功能表输 入输 出说 明CP0 CP1Q
13、3 Q 2 Q 1 Q 010 0 0 0 0清零1 1 0 0 1置900 0Q 0输 出二进制计数 0 Q3Q 2Q 1输 出五进制计数 Q 0Q3Q 2Q 1Q 0输 出8421码十进制计数 Q 3 Q0Q3Q 2Q 1输 出5421码十进制计数74LS90的逻辑功能如表5.6所示。由表5.6可知,74LS90具有如下功能。2脚R0A、3脚R0B接高电平“1”时,计数器被清零,高电平电压最小值为2V。正常使用时,两个引脚中至少有1个应接低电平“0”,低电平电压最大值为0.8V。6脚S9A、7脚S9B接高电平“1”时,计数器置数为9。正常计数时,两个引脚中至少有1个应接低电平“0”。只从1
14、4脚CP0加入计数脉冲时,实现二进制计数;只从1脚CP1加入计数脉冲时,实现五进制计数。从14脚CP0加入计数脉冲、将Q0接到1脚CP1,实现8421码十进制计数;从1脚CP1加入计数脉冲、将Q3接到1脚CP0,实现5421码十进制计数器。2.集成同步十进制可逆计数器74LS192 74LS192的其实物图、引脚排列和逻辑符号如图5.7所示。74LS192的16引脚中:5脚CPU是加计数脉冲输入端,4脚CPD是减计数脉冲输入端;14脚CR是清零端,11脚 是置数控制端;9、10、1、15脚D3D0是并行输入数据端,7、6、2、3脚Q3Q0是计数器输出端;12脚 为进位输出端,13脚 为借位输出
15、端;16脚为供电电源端,8脚为接地端。(a)实物图(b)引脚排列 (c)逻辑符号图5.7 集成同步十进制可逆计数器74LS19274LS192的功能表如表5.7所示。输 入输 出说明CR10000清零00d3 d2d1d0d3 d2d1d0置数0111保 持011加计数011减计数表5.7 74LS192的功能表由表5.7可知,74LS192具有如下功能。当14脚CR接高电平“1”时,计数器被清零,高电平电压最小值为2V。正常使用时,14脚CR应接低电平“0”,低电平电压最大值为0.8V。当11脚 接低电平“0”时,计数器置数,将9、10、1、15脚D3D0端等待输入的数据置入计数器。计数器置
16、入数据后,将以置入的数据为起点,开始计数。正常计数时,9脚 应接高电平“1”。5脚CPU、4脚CPD接高电平“1”时,计数器处于保持状态,输出端数据不改变。4脚CPD接高电平“1”、5脚CPU接计数脉冲,在计数脉冲的上升沿作用下,进行十进制加计数。5脚CPU接高电平“1”、4脚CPD接时钟脉冲,在计数脉冲的上升沿作用下,进行十进制减计数。3.十进制计数器的应用 图5.8所示是用2个集成异步十进制加计数器74LS90组成的六十进制计数器,当计数脉冲的周期为1s时,可作为数字钟的“秒”部分。图中:计数器A的Q2、Q1分别接至R0A、R0B端,当Q2、Q1同时为高电平时,将计数器A清零,实现六进制计
17、数;计数器B为十进制计数器,归零时,触发计数器A开始计数;2个计数器级联,实现六十进制计数。图5.8 两个十进制计数器组成的60进制计数器5.1.5 N进制计数器 在计数脉冲作用下,计数器中循环的状态个数称为计数器的模数,如八进制计数器的模数为8、十六进制计数器的模数为16、十进制计数器的模数为10。所谓N进制计数器是指模数为除二进制、十进制以外任意值的计数器,也称为任意进制计数器,如模数为12的十二进制计数器、模数为60的六十进制计数器等。获得N进制计数器常用的方法有两种:一是用时钟触发器和逻辑门进行设计,设计方法参阅5.3.2;二是利用已有的集成计数器,采用反馈归零或反馈置数的方法来组成。
18、由于采用反馈归零或反馈置数的方法,利用已有的集成计数器组成N进制计数器电路结构非常简单,因此在实际应用中广泛采用。在利用集成计数器具体组成N进制计数器时,根据选用集成计数器的模数不同,应分两种情形来考虑。1.N进制计数器的模数(N)小于集成计数器的模数(M)当N进制计数器的模数小于集成计数器的模数时,用集成计数器组成N进制计数器的基本思路是设法跳过集成计数器M-N个多余的状态。(1)用反馈清零法实现 采用反馈清零法的基本原理是当集成计数器从全0状态(记为S0)开始计数,经过N-1个状态后,设法产生一个清零信号,使集成计数器的下一个状态返回到全0状态,这样就跳过了集成计数器的M-N个多余状态,从
19、而得到N进制计数器。采用反馈清零法时应注意两点,否则很容易发生错误。对异步清零方式的计数器,必须用SN状态产生清零信号。因为计数器一旦进入SN状态使变为低电平后,计数器立刻被清零,SN状态马上又消失了,所以SN状态只在这个极短的过渡过程中出现,而不存在于稳定的状态循环中。对同步清零方式的计数器,由于变为低电平后计数器并不能立刻清零,还要等到下一个有效的CP边沿到达时,计数器才清零变成S0状态,所以必须用SN-1状态产生清零信号。因为计数器一旦进入SN-1状态使变为低电平后,计数器并不立刻被清零,因此SN-1状态也是稳定的状态循环中的一个状态。注意:【例5.1】试利用集成十进制计数器74LS90
20、构成五进制计数器。解:74LS90是异步十进制计数器,R0A、R0B是异步清零端,选择SNS5Q3Q2Q1Q00101时产生清零信号,取R0AR0BQ2nQ0n。S50101只是一个短暂状态,当Q3Q2Q1Q00101时,R0AR0B1,计数器立即清0,实现从0000 0100的五进制计数,电路连接如图5.9所示。图5.9 例5.1的逻辑图【例5.2】试用74LS163设计一个十进制计数器。解:74LS163是同步二进制计数器,是同步清零端,选择SN-1S9Q3Q2Q1Q01001产生清零信号,取 。S91001是一个稳定状态,当Q3Q2Q1Q01001时,0,此时再有一个CP上升沿,计数器被
21、置为0000,实现从00001001的十进制计数,电路连接如图5.10所示。图5.10 例5.2的逻辑图(2)反馈置数法 采用反馈置数法的基本原理是:在集成计数器的M个状态循环中,取任意一个状态(记为S0)为起始状态开始计数,经过N-1个状态以后,设法产生一个预置数信号,将计数器重新置为起始状态,这样就跳过了M-N个状态而得到N进制计数器。采用反馈置数法组成N进制计数器时,也要注意两 点。对异步置数的计数器,必须用SN状态产生置数信号。因为计数器一旦进入SN状态使变为低电平后,计数器立刻被置数,SN状态马上又消失了,所以SN状态只在这个极短的过渡过程中出现,而不存在于稳定的状态循环中。注意:对
22、同步置数的计数器,由于变为低电平后计数器并不能立刻置数,还要等到下一个有效的CP边沿到达时,计数器才置数变为S0状态,所以必须用SN-1状态产生置数信号。因为计数器进入SN-1状态使变为低电平后,计数器并不立刻被置数,因此SM-1状态也是稳定的状态循环中的一个状态。说明:如果所设计的计数器在计数过程中跳过了产生进位输出的状态,那么进位输出端将没有输出信号。如果需要进位信号,必须另外产生。【例5.3】试用集成二进制计数器74LS161设计一个十二进制计数器。解:74LS161是一个同步二进制计数器,是同步置数端,选择SN-1S11Q3Q2Q1Q01011时产生置数信号,取 S111011是一个稳
23、定状态,当Q3Q2Q1Q01011时,0,此时再有一个CP上升沿,计数器被置为0000,实现计数器从00001011的十二进制计数,电路连接如图5.11所示。图5.11 例5.3的逻辑图【例5.4】试用集成十进制计数器74LS192设计一个五进制计数器。解:74LS192是一个同步十进制可逆计数器,是异步置数端,选择SNS5Q3Q2Q1Q0=0101产生置数信号,取 。S5=0101只是一个短暂状态,当Q3Q2Q1Q00101时,0,计数器立即清0,实现从0000 0100的五进制计数,电路连接如图5.12所示:图5.12 例5.4的逻辑图2.N进制计数器的模数(N)大于集成计数器的模数(M)
24、当N进制计数器的模数大于集成计数器的模数时,可以用2个或2个以上的集成计数器级联起来得到一个MM进制计数器,使MMN,然后利用清零法或置数法,将这个MM进制计数器转换成N进制计数器。在N可以分解为两个小于M的因数n1和n2相乘时,也可以先将两个M进制计数器分别改接为n1进制和n2进制的计数器,然后将这两个n1进制计数器和n2进制计数器级联,得到N进制计数器。【例5.5】试用74LS90 组成一个二十三进制计数器。解:用反馈清零法来实现。因为N=23、M=10,所以需要使用2个集成计数器74LS90,标记为C1和C0。先将两组计数器均接成十进制计数器,然后将它们级联接成一百进制计数器。在此基础上
25、,将C1的Q1和C0的Q1、Q0分别接至与门的输入端,与门的输出接C1和C0的清零端R0AR0B。工作时,在第23个计数脉冲作用后,计数器输出为0010 0011状态(十进制数23),C1的Q1与 C0的Q1、Q0同时为1,使与门输出高电平,即计数器C1和C0的清零端R0AR0B为高电平,计数器立即返回到0000 0000状态,从而实现二十三进制计数。其逻辑电路如图5.13所示。状态0010 0011仅在瞬间出现一下。图图5.13 例例5.5的逻辑图的逻辑图【例5.6】试用74LS163构成一个八十二进制计数器。解:74LS163的清零方式为同步清零,即当 =0后,必须要有CP的上升沿才能完成
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