数字电子技术基础(第五版)第5章.ppt

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1、第第5章章 组合电路时序分析与自动化设计组合电路时序分析与自动化设计 5.1 传统数字电路设计技术存在的问题传统数字电路设计技术存在的问题 1.低速。低速。2.设计规模小。设计规模小。3.分析技术无法适应需要。分析技术无法适应需要。4.效率低成本高。效率低成本高。5.可靠性低。可靠性低。6.体积大功耗大。体积大功耗大。7.功能有限。功能有限。8.无法功能升级。无法功能升级。9.知识产权不易保护。知识产权不易保护。5.2 现代数字系统自动设计流程现代数字系统自动设计流程 5.2.1 设计输入设计输入 图图5-1 应用于应用于FPGA/CPLD的的EDA开发流程开发流程 5.2.1 设计输入设计输

2、入 1.图形输入图形输入 原理图输入原理图输入状态图输入状态图输入波形图输入波形图输入 2.HDL文本输入文本输入将使用了某种硬件描述语言将使用了某种硬件描述语言(HDL)的的电路设计文本，如电路设计文本，如VHDL或或Verilog的源程序，进行编辑输入。的源程序，进行编辑输入。5.2.2 硬件描述语言硬件描述语言 硬件描述语言硬件描述语言VHDL和和VerilogHDL在现在在现在EDA设计设计中使用最多，也拥有几乎所有的主流中使用最多，也拥有几乎所有的主流EDA工具的支持。工具的支持。VHDL在电子设计领域得到了广泛应用。在电子设计领域得到了广泛应用。能将以能将以VHDL语言描述数字系统

3、的程序语言描述数字系统的程序“翻译翻译”成数字成数字电路结构图文件的软件工具称为电路结构图文件的软件工具称为VHDL综合器。综合器。5.2.3 综合综合 图图5-2 计算机软计算机软/硬件描述语言编译硬件描述语言编译/综合工具的不同之处综合工具的不同之处 5.2.4 适配适配 图图5-1 应用于应用于FPGA/CPLD的的EDA开发流程开发流程 5.2.5 时序仿真与时序仿真与功能仿真功能仿真 5.2.6 编程下载编程下载 5.2.7 硬件测试硬件测试 5.3 QuartusII简介简介 图图5-3 Quartus II设计流程设计流程 5.4 原理图输入设计实例原理图输入设计实例 5.4.1

4、 电路原理图编辑输入电路原理图编辑输入 图图5-4 选择编辑文件类型选择编辑文件类型（1）新建一个文件夹。）新建一个文件夹。（2）打开原理图编辑窗。打开原理图编辑窗。5.4.1 电路原理图编辑输入电路原理图编辑输入 图图5-5 打开原理图编辑窗打开原理图编辑窗（2）打开原理图编辑窗。打开原理图编辑窗。图图5-6 调入需要的宏功能元件（调入需要的宏功能元件（Symbol）74138（3）编辑构建电路原理图。）编辑构建电路原理图。图图5-7 示例电路图示例电路图（3）编辑构建电路原理图。）编辑构建电路原理图。（4）文件存盘。）文件存盘。图图5-8 利用利用“New Preject Wizard”创

5、建工程创建工程EXAMP1 5.4.2 创建工程创建工程（1）打开建立新工程管理窗。）打开建立新工程管理窗。图图5-9 将所有相关的文件都加入进此工程将所有相关的文件都加入进此工程 5.4.2 创建工程创建工程（2）将设计文件加入工程中。）将设计文件加入工程中。图图5-10 选择目标器件选择目标器件EP2C8Q208C8 5.4.2 创建工程创建工程（3）选择目标芯片。）选择目标芯片。图图5-11 EXAMP1工程管理窗工程管理窗 5.4.2 创建工程创建工程（4）工具设置。）工具设置。（5）结束设置。）结束设置。图图5-12 74138的真值表的真值表 5.4.3 功能分析功能分析 图图5-

6、13 选择目标器件选择目标器件EP2C5T144C8 5.4.4 编译前设置编译前设置（1）选择）选择FPGA目标芯片。目标芯片。图图5-14选择配置器件的工作方式选择配置器件的工作方式 5.4.4 编译前设置编译前设置（2）选择配置器件的工作方式。）选择配置器件的工作方式。图图5-15 选择配置器件型号和压缩方式选择配置器件型号和压缩方式（3）选择配置器件和编程方式。）选择配置器件和编程方式。（4）选择目标器件闲）选择目标器件闲置引脚的状态。置引脚的状态。（5）双功能引脚选择。）双功能引脚选择。图图5-16 全程编译后出现报错信息全程编译后出现报错信息 5.4.5 全程编译全程编译 图图5-

7、17 选择编辑矢量波形文件选择编辑矢量波形文件 图图5-18 波形编辑器波形编辑器 5.4.6 逻辑功能测试逻辑功能测试（1）打开波形编辑器。）打开波形编辑器。图图5-19 设置仿真时间长度设置仿真时间长度 5.4.6 逻辑功能测试逻辑功能测试（2）设置仿真时间区域。）设置仿真时间区域。图图5-20 vwf激励波形文件存盘激励波形文件存盘 5.4.6 逻辑功能测试逻辑功能测试（3）波形文件存盘。）波形文件存盘。图图5-21 向波形编辑器拖入信号节点向波形编辑器拖入信号节点 5.4.6 逻辑功能测试逻辑功能测试（4）将工程）将工程EXAMP1的端口信号名选入波形编辑器中。的端口信号名选入波形编辑

8、器中。图图5-22设置好的激励波形图设置好的激励波形图 5.4.6 逻辑功能测试逻辑功能测试（5）编辑输入波形（输入激励信号）。）编辑输入波形（输入激励信号）。图图5-23 选择仿真约束和控制选择仿真约束和控制 5.4.6 逻辑功能测试逻辑功能测试（6）仿真器参数设置。）仿真器参数设置。图图5-24 仿真波形输出仿真波形输出 5.4.6 逻辑功能测试逻辑功能测试（7）启动仿真器。）启动仿真器。（8）观察仿真结果。）观察仿真结果。图图5-25 AI与与SO的延时波形显示的延时波形显示 5.4.6 逻辑功能测试逻辑功能测试（8）观察仿真结果。）观察仿真结果。5.5 硬件测试硬件测试 图图5-26

9、图图5-4所示电路于所示电路于EP2C5T144内的引脚锁定情况内的引脚锁定情况 5.5.1 引脚锁定引脚锁定 图图5-27 Assignment Editor编辑器表格式引脚锁定对话框编辑器表格式引脚锁定对话框 5.5.1 引脚锁定引脚锁定 图图5-28 选择编程下载文件和下载模式选择编程下载文件和下载模式 5.5.2 对对FPGA编程配置编程配置（1）打开编程窗和配置文件。）打开编程窗和配置文件。图图5-29加入编程下载方式加入编程下载方式 5.5.2 对对FPGA编程配置编程配置（2）设置编程器。）设置编程器。图图5-30 双击选中的编程方式名双击选中的编程方式名（3）硬件测试。）硬件测

10、试。（4）编程配置器件。）编程配置器件。5.6 用用HDL来表述广义译码器来表述广义译码器 5.6.1 用用HDL表述真值表与设计表述真值表与设计 1.HDL表述表述 图图5-31 3-8译码译码器真值表图器真值表图5-9的的HDL的的CASE语句语句表述表述 图图5-32将程序变成一个可以调用的原件模块将程序变成一个可以调用的原件模块 2.将将VHDL文本表述转化为电路元件文本表述转化为电路元件 图图5-33选择已生成好的元件选择已生成好的元件DECD38 3.完成电路设计完成电路设计 图图5-34 将将3-8译码器译码器DECD38调入原理图编辑窗调入原理图编辑窗 3.完成电路设计完成电路

11、设计 图图5-35 用新的用新的3-8译码器译码器DECD38连接好电路连接好电路 3.完成电路设计完成电路设计 4.逻辑功能测试逻辑功能测试 图图5-36 表表4-3的的CASE语句表述语句表述 5.6.2 三人表决电路的三人表决电路的CASE语句设计语句设计 图图5-38 表决电路的仿真波形表决电路的仿真波形 5.6.2 三人表决电路的三人表决电路的CASE语句设计语句设计 图图5-37 表决电路表决电路 图图5-39 图图5-31所示的所示的VHDL的另一种表述方法的另一种表述方法 5.6.3 用用HDL对真值表的其它表述方式对真值表的其它表述方式 1.多输出赋值端口表达方式和原理图连接

12、方式多输出赋值端口表达方式和原理图连接方式 图图5-40 用用DECD38A元件连成的电路图元件连成的电路图 5.6.3 用用HDL对真值表的其它表述方式对真值表的其它表述方式 1.多输出赋值端口表达方式和原理图连接方式多输出赋值端口表达方式和原理图连接方式 图图5-41 多路选择器原理图多路选择器原理图 2.文字表达方式的多路选择器设计文字表达方式的多路选择器设计 5.6 用用HDL来表述广义译码器来表述广义译码器 图图5-42 8位四通道选一型多路选择器位四通道选一型多路选择器“真值表真值表”描述描述 2.文字表达方式的多路选择器设计文字表达方式的多路选择器设计 图图5-43 含条件判断情

13、况的含条件判断情况的“真值表真值表”表达表达 3.含有条件判定情况的真值表的含有条件判定情况的真值表的CASE语句表述语句表述 图图5-44 两个真值表合并表述两个真值表合并表述 图图5-45 对应电路元件符号对应电路元件符号 4.利用利用IF语句选择不同的真值表语句选择不同的真值表 实实 验验 5-1用译码器用译码器74LS138和与非门实现指定逻辑函数和与非门实现指定逻辑函数 按照按照5.4节的流程，使用节的流程，使用QuartusII完成例完成例4-6的设计。包括创建工程、的设计。包括创建工程、在原理图编辑窗中绘制图在原理图编辑窗中绘制图5-7电路、全程编译、对设计进行时序仿真、根据仿电

14、路、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、引脚锁定编译、编程下载于真波形说明此电路的功能、引脚锁定编译、编程下载于FPGA中，进行硬件测中，进行硬件测试。完成实验报告。试。完成实验报告。5-2用两片用两片7485设计一个设计一个8位比较器位比较器 按照图按照图4-42的电路，用两片四位二进制数值比较器的电路，用两片四位二进制数值比较器7485串联扩展为串联扩展为8位位比较器。，使用比较器。，使用QuartusII完成全部设计和测试，包括创建工程、编辑电路完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬图、全程编

15、译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。完成实验报告。件测试。完成实验报告。实实 验验 5-3设计设计8位串行进位加法器位串行进位加法器 首先根据图首先根据图4-37，用半加器设计一个全加器元件，然后根据图，用半加器设计一个全加器元件，然后根据图4-38，在，在顶层设计中用顶层设计中用8个个1位全加器构成位全加器构成8位串行进位加法器。给出时序仿真波形并说位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。中进行硬件测试。完成实验报告。5-4设计八位十进制数动态扫描显示控制电路设计八位

16、十进制数动态扫描显示控制电路 1.根据电路图图根据电路图图4-26利用利用QuartusII，用，用7448和和74138宏功能元件宏功能元件设计实现八位十进制数动态扫描显示控制电路，并在实验系统上控制设计实现八位十进制数动态扫描显示控制电路，并在实验系统上控制7段数码段数码管。位选信号管。位选信号S2、S1、S0可以用可以用3个键控信号手动控制。给出时序仿真波形个键控信号手动控制。给出时序仿真波形并说明之、引脚锁定编译、编程下载于并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。中进行硬件测试。完成实验报告。2.给出真值表，以上所有控制电路用同一给出真值表，以上所有控制

17、电路用同一CASE语句表达出来，然后硬件语句表达出来，然后硬件实现。实现。实实 验验 5-5设计一个设计一个16进制进制7段显示译码器段显示译码器 根据节，用根据节，用HDL的的CASE语句设计一个可以控制显示共阴语句设计一个可以控制显示共阴7段数码管的段数码管的16进制码进制码7段显示译码器。首先给出此译码器的真值表，此译码器有段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：个输入端：D、C、B、A。D是最高位，是最高位，A是最低位；输出有是最低位；输出有8位：位：p、g、f、e、d、c、b、a，其中，其中p和和a分别是最高和最低位，分别是最高和最低位，p控制小数点。对于共阴控

18、制，如果要控制小数点。对于共阴控制，如果要显示显示“A”，输入，输入DCBA=1010；若小数点不亮，则输出；若小数点不亮，则输出pgfedcba=01110111=77H。给出时序仿真波形并说明之、引脚锁定编。给出时序仿真波形并说明之、引脚锁定编译、编程下载于译、编程下载于FPGA中对共阴数码管进行硬件测试。完成实验报告。中对共阴数码管进行硬件测试。完成实验报告。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如下图所示。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如下图所示。实实 验验 5-6设计一个设计一个5人表决电路人表决电路 1.模仿节，用模仿节，用CASE语句设计一个语句设计一个5人表决电路，参加表决者人表决电路，参加表决者5人，同意人，同意为为1，不同意为，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之、引脚锁定、编程下载、硬件测试。完成实灯亮。给出时序仿真波形并说明之、引脚锁定、编程下载、硬件测试。完成实验报告。验报告。2.在在QuartusII上用上用74系列比较器重新设计这个项目。完成实验报告。系列比较器重新设计这个项目。完成实验报告。