数字电路PPT课件第四章.ppt

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1、数字电路与逻辑设计数字电路与逻辑设计第四章第四章 组合逻辑电路组合逻辑电路西安邮电学院西安邮电学院“校级优秀课程校级优秀课程”目的与要求：目的与要求：第四章第四章 组合逻辑电路组合逻辑电路1.1.掌握组合逻辑电路的定义、特点掌握组合逻辑电路的定义、特点。2.2.掌握组合电路的分析方法和设计方法掌握组合电路的分析方法和设计方法。3.3.掌握常用中规模器件及其应用掌握常用中规模器件及其应用。重点与难点：重点与难点：组合电路的分析和设计方法组合电路的分析和设计方法。4.14.1组合逻辑电路分析组合逻辑电路分析 4.2 4.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍 4.3 4.3单元级组合逻辑电

2、路的分析方法单元级组合逻辑电路的分析方法 4.4 4.4组合逻辑电路的设计组合逻辑电路的设计 4.5 4.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 第四章第四章 组合逻辑电路组合逻辑电路4.14.1组合逻辑电路分析组合逻辑电路分析 组合组合逻辑逻辑电路概念电路概念输入：输入：逻辑关系：逻辑关系：F Fi i=f=fi i(X(X1 1、X X2 2、X Xn n)i=(1)i=(1、2 2、m)m)组合电路的特点组合电路的特点 电路由电路由逻辑门逻辑门构成，构成，不含记忆元件不含记忆元件 输出与输入间输出与输入间无反馈延迟无反馈延迟回路回路 输出与电路输出与电路原来状态无关原来状

3、态无关输出：输出：X1、X2、XnF1、F2、Fm4.1.1 4.1.1 组合逻辑电路概述组合逻辑电路概述组组合合电电路路某某一一时时刻刻的的输输出出仅仅与与该该时时刻刻的的输输入入有有关关，而而与与电路电路前一时刻的状态无关前一时刻的状态无关。例例1 1：试分析图所示逻辑电路的功能。：试分析图所示逻辑电路的功能。结论：电路为结论：电路为少数服从多数少数服从多数的的三变量表决电路。三变量表决电路。解（解（1 1）逻辑表达式）逻辑表达式（2 2）列真值表）列真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真

4、值表（3 3）分析电路的逻辑功能）分析电路的逻辑功能多数输入变量为多数输入变量为1 1，输出，输出F F为为1 1；多数输入变量为多数输入变量为0 0，输出，输出 F F为为0 04.1.2 4.1.2 组合逻辑电路分析组合逻辑电路分析4.14.1组合逻辑电路分析组合逻辑电路分析例例2 2：电路如图所示，分析该电路的逻辑功能。：电路如图所示，分析该电路的逻辑功能。解：（解：（1 1）由逻辑图逐级写出表达式）由逻辑图逐级写出表达式（2 2）化简与变换：）化简与变换：（3 3）由表达式列出真值表。）由表达式列出真值表。（4 4）分析逻辑功能）分析逻辑功能 ：当当A A、B B、C C三三个个变变量

5、量一一致致时时，输输出出为为“1”“1”，所以这个电路称为，所以这个电路称为“一致电路一致电路”。0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B C10000001 L 真值表真值表4.14.1组合逻辑电路分析组合逻辑电路分析4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍加法器加法器不考虑低位进位不考虑低位进位,将两个将两个1 1位二进制数相加的逻辑运算位二进制数相加的逻辑运算 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式 逻辑电路图逻辑电路图1000C011110101000SBA 半加器的真值表半加器的真值表C=AB 1.1.半加器（

6、半加器（Half AdderHalf Adder）逻辑符号图逻辑符号图 逻辑符号图逻辑符号图1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表全加器真值表 全加器进行加数、被加数和低位来的进位信号的相加全加器进行加数、被加数和低位来的进位信号的相加2.2.全加器（全加器（Full AdderFull Adder）逻辑符号图逻辑符号图逻辑电路图逻辑电路图逻辑表达式逻辑表达式全加器真值表全加器真值表4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍两个半加器构成一个全加器两个半加器构成一个全加器4.24.2常用组合逻辑电路的介

7、绍常用组合逻辑电路的介绍3.3.中规模中规模4 4位二进制数并行加法器位二进制数并行加法器 1)1)串行进位加法器串行进位加法器-采用四个采用四个1 1位全加器组成位全加器组成 低位的进位信号送给邻近高位作为输入信号。低位的进位信号送给邻近高位作为输入信号。任一位的加法运算必须在低一位的运算完成之后才能进行。任一位的加法运算必须在低一位的运算完成之后才能进行。串行进位加法器运算速度不高。串行进位加法器运算速度不高。4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍2)2)超前进位集成超前进位集成4 4位加法器位加法器74LS28374LS283 74LS283 74LS283逻辑符号逻辑

8、符号 74LS283 74LS283引脚图引脚图低位来的低位来的进位进位进位输出进位输出4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍 74LS283 74LS283逻辑图逻辑图4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍3)74LS2833)74LS283的扩展应用的扩展应用例例1 1 用两片用两片74LS28374LS283构成一个构成一个8 8位二进制数加法器位二进制数加法器在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍数值比较器数值比较器1 1 数值比较器的逻辑功能数值比

9、较器的逻辑功能输 入输 出ABFABFABIABFA B3HLLA3 B2HLLA3=B3A2 B1HLLA3=B3A2=B2A1 B0HLLA3=B3A2=B2A1=B1A0 n 函数变量数函数变量数m m 当输入变量较少时当输入变量较少时,只需将数选器的高位地址只需将数选器的高位地址端接地及相应的数据输入端接地。端接地及相应的数据输入端接地。对比结果对比结果:4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计3.3.地址输入端数地址输入端数n n 函数变量数函数变量数m m n n 个数据输入数，个数据输入数，m m 个最小项。个最小项。即函数的最小项数多于数据输入端数时即函数的最小项数

10、多于数据输入端数时,通过通过扩展扩展:将将 选选1 1数选器扩展成数选器扩展成 选选1 1数选器数选器.降维降维:将将m m变量的函数转换成为变量的函数转换成为n n变量的函数。变量的函数。对比结果对比结果:4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计扩展法扩展法:例例3 3：试用最少数量的四选一选择器扩展成八选一选择器。：试用最少数量的四选一选择器扩展成八选一选择器。解：（解：（1 1）用一片双四选一数据选择器，实现八个输入端）用一片双四选一数据选择器，实现八个输入端 （2 2）用使能端形成高位地址，实现三位地址，控制八个输入。）用使能端形成高位地址，实现三位地址，控制八个输入。4.

11、4 4.4 组合逻辑电路的设计组合逻辑电路的设计例例4.4.用八选一选择器实现四变量函数用八选一选择器实现四变量函数4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计卡诺图的维数卡诺图的维数 卡诺图的变量数。卡诺图的变量数。降维卡诺图降维卡诺图 某些变量作为卡诺图内的值。某些变量作为卡诺图内的值。记图变量记图变量 作为降维卡诺图中小方格中值的变量。作为降维卡诺图中小方格中值的变量。降维图的作法：降维图的作法：若记图变量为若记图变量为x x，对于原卡诺图中，对于原卡诺图中，当当x=0 x=0时，原图单元值为时，原图单元值为F F；当当x=1 x=1 时，原图单元值为时，原图单元值为G G，则在

12、新的降维图中对应的单元中填入子函数则在新的降维图中对应的单元中填入子函数要求熟练掌握要求熟练掌握降维法降维法:4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计 AB 00 01 11 10 CD 00 01 11 100111000100001011 AB 00 01 11 10 C 0101D100D4变变量量卡卡诺诺图图3变变量量降降维维卡卡诺诺图图CC+D 0 2变量降维卡诺图变量降维卡诺图A B 01 1 0降维法：4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计例例5 5：用：用8 8选选1 1数据选择器实现数据选择器实现解：解：作出作出F F的卡诺图及的卡诺图及3 3变量降

13、维卡诺图变量降维卡诺图：AB 00 01 11 10 CD 00 01 11 101101101100011010 AB 00 01 11 10 C 01D110DD4变变量量卡卡诺诺图图3 3变变量量降降维维卡卡诺诺图图 4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计例例5 5的实现电路图的实现电路图4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计一个一个n n变量的完全译码器的输出包含了变量的完全译码器的输出包含了n n变量函数的全部最变量函数的全部最小项。当译码器的使能端有效时，每个输出（低电平有效）小项。当译码器的使能端有效时，每个输出（低电平有效）对应相应的最小项的非，即对

14、应相应的最小项的非，即因此只要将函数的输入变量加至译码器的地址输入端，并因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以门电路，便可以实现逻辑函数。在输出端辅以门电路，便可以实现逻辑函数。4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计（二）中规模组合逻辑电路设计（二）中规模组合逻辑电路设计译码器译码器例例6 6 利用利用3 3线线8 8线译码器设计一个多输出的组合逻辑电路。线译码器设计一个多输出的组合逻辑电路。输出的逻辑函数式为：输出的逻辑函数式为：解：解：写出函数的最小项之和形式写出函数的最小项之和形式4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计化为与非与非式化为

15、与非与非式画逻辑电路画逻辑电路 例例6 6 译码器实现电路译码器实现电路4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计 例例7 7 用译码器设计两个用译码器设计两个1 1位二进制数的全加功能。位二进制数的全加功能。解：由全加器真值表可得解：由全加器真值表可得 由由3-83-8译码器实现全加功能的电路译码器实现全加功能的电路如图所示如图所示 用用3-83-8译码器组成全加器译码器组成全加器4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计（三）全加器的应用（三）全加器的应用8421码输入码输入余余3码输出码输出1 10 0例例8 8 用用74LS28374LS283构成构成8421BCD

16、8421BCD码转换为余码转换为余3 3码的码制转码的码制转换电路换电路84218421码码余余3 3码码000000010010001101000101+0011+0011+0011CO4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计当当A=B=1A=B=1时，时，F=1F=1一、竞争与冒险一、竞争与冒险4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险竞争：竞争：冒险：冒险：在组合电路中，信号经由不同的途径达到某一会在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。合点的时间有先有后。由于竞争而引起电路输出发生瞬间错误现象。由于竞争而引起电路输出发生瞬间错误现

17、象。表现为输出端出现了原设计中没有的窄脉冲，表现为输出端出现了原设计中没有的窄脉冲，常称其为常称其为毛刺毛刺。竞争与冒险的关系：竞争与冒险的关系：有竞争不一定产生冒险；有竞争不一定产生冒险；有冒险就一定有竞争。有冒险就一定有竞争。4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险二、竞争与冒险的判断二、竞争与冒险的判断代数法代数法当函数表达式可以化成：当函数表达式可以化成：即含有互补变量，即含有互补变量，A A变量变化可能引起冒险。变量变化可能引起冒险。卡诺图法卡诺图法A ABCBC0 01 10000010111111010 0 00 00 0 0 0 1 1 1 1 1 11

18、 1如函数卡诺图上为简化如函数卡诺图上为简化作的圈相切，且相切处作的圈相切，且相切处又无其他圈包含，则可又无其他圈包含，则可能有冒险现象。能有冒险现象。当当A=B=1A=B=1时，时，4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险三、冒险现象的消除三、冒险现象的消除1.1.利用冗余项利用冗余项只要在卡诺图两圈相切处增加一个圈只要在卡诺图两圈相切处增加一个圈（冗余），就能消除冒险。（冗余），就能消除冒险。由此得函数表达式为：由此得函数表达式为：0 00 00 0 0 0A ABCBC0 01 10000010111111010 1 1 1 1 1 11 14.54.5组合逻辑电

19、路中的竞争与冒险组合逻辑电路中的竞争与冒险.吸收法吸收法在输出端加小电容在输出端加小电容C C可可以消除毛刺。但是输以消除毛刺。但是输出波形的前后沿将变出波形的前后沿将变坏坏,在对波形要求较在对波形要求较严格时，应再加整形严格时，应再加整形电路。电路。4.54.5组合逻辑电路组合逻辑电路中的竞争与冒险中的竞争与冒险3.3.取样法取样法电路稳定后加入取样脉冲，在取样脉冲作用期电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出间输出的信号才有效，可以避免毛刺影响输出波形。波形。加取样脉冲原则：加取样脉冲原则：“或或”门及门及“或非或非”门门加负取样脉冲加负取样脉冲“与

20、与”门及门及“与非与非”门门加加正取样脉冲正取样脉冲4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险利用冗余项：利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；只能消除逻辑冒险，而不能消除功能冒险；适用范围有限适用范围有限。三种方法比较：三种方法比较：取样法：取样法：加取样脉冲对逻辑冒险及功能冒险都有效。加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后可以将取样信号作用于该端，待电路稳定后 才使输出有效。才使输出有效。吸收法：吸收法：加滤波电容使输出信号变坏，引起波形的上加

21、滤波电容使输出信号变坏，引起波形的上 升、下降时间变长，不宜在中间级使用。实升、下降时间变长，不宜在中间级使用。实 验调试阶段采用的应急措施验调试阶段采用的应急措施。4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险加法器、比较器、加法器、比较器、译码器译码器、编码器、编码器、数据选择器数据选择器等。等。任何时刻的输出仅决定于当时的输入，而与电路原来的任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关；它由基本门构成，不含存贮电路和记忆元件，状态无关；它由基本门构成，不含存贮电路和记忆元件，且无反馈线。且无反馈线。根据已经给定的逻辑电路，描述其逻辑功能。根据已经给定的逻辑电

22、路，描述其逻辑功能。根据设计要求构成功能正确、经济、可靠的电路。根据设计要求构成功能正确、经济、可靠的电路。.组合电路组合电路2.组合电路的分析组合电路的分析.组合电路的设计组合电路的设计4.4.常用的中规模组合逻辑模块常用的中规模组合逻辑模块本章小结本章小结第四章第四章 组合逻辑电路组合逻辑电路 5.5.上述组合逻辑器件除了具有其基本功能外，还可用来设上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用辑电路设计的一般原则是：使用MSIMSI芯片的个数和品种芯片的个数和品种 型号最少，芯片之间的连线最少。型号最少，芯片之间的连线最少。6.6.用用MSIMSI芯片设计组合逻辑电路最简单和最常用的方法：芯片设计组合逻辑电路最简单和最常用的方法：用用数据选择器数据选择器设计设计多输入多输入、单输出单输出的逻辑函数；的逻辑函数；用用译码器译码器设计设计多输入多输入、多输出多输出的逻辑函数。的逻辑函数。第四章第四章 组合逻辑电路组合逻辑电路