第4章存储器2学习.pptx

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1、(1)存取时间与物理地址无关（随机访问）顺序存取存储器 磁带4.12.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器 只读存储器 直接存取存储器 磁盘在程序的执行过程中 可 读 可 写在程序的执行过程中 只 读第1页/共170页磁盘、磁带、光盘 高速缓冲存储器（Cache）Flash Memory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态 RAM动态 RAM3.按在计算机中的作用分类4.1第2页/共170页高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格 位 1.存储器三个主要特性的关系 二、存储器的层次结构CPUCPU主机4

2、.1第3页/共170页缓存CPU主存辅存2.缓存 主存层次和主存 辅存层次缓存主存辅存主存虚拟存储器10 ns20 ns200 nsms虚地址逻辑地址实地址物理地址主存储器4.1（速度）（容量）第4页/共170页4.2 主存储器一、概述1.主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR地址总线数据总线读写第5页/共170页2.主存和 CPU 的联系MDRMARCPU主 存读数据总线地址总线写4.2第6页/共170页 为了区别存储体中各个存储单元，必须将他们逐一编号。存储单元的编号称为存储地址。一个存储单元可存放一个字，也可存放一个字节，这是由计算机的结构决定的。对于字节编址的计算

3、机，最小寻址单位是一个字节。对于字编址的计算机，最小寻址单位是一个字。3.主存中存储单元地址的分配4.2存储单元、存储字、存储元件第7页/共170页3.主存中存储单元地址的分配 IBM 370机字长32位，主存按字节编址，每一个存储字包含4个单独编址的存储字节，其地址安排下图。IBM 370机字长32位，主存按字节编址，每一个存储字包含4个单独编址的存储字节，其地址安排下图。高位字节地址为字地址字地址字节地址11109876543210840 这种称为大端方案，即字地址等于最高有效字节地址，且字地址总等于4的整数倍，用地址码的末两位区分同一个字的4个字节。第8页/共170页 低位字节 地址为字

4、地址设地址线 24 根按 字节 寻址按 字 寻址若字长为 16 位按 字 寻址若字长为 32 位字节地址字地址4523014203.主存中存储单元地址的分配4.2224=16 M8 M4 M PDP-11机字长16位，主存也按字节编址，每一个存储字包含2个单独编址的存储字节，其地址安排见下图右。这种称为小端方案，即字地址等于最低有效字节地址，且字地址总等于2的整数倍，用地址码的最末位区分同一个字的2个字节。第9页/共170页(2)存储速度4.主存的技术指标(1)存储容量主存 存放二进制代码的总位数 读出时间 写入时间 存储器的 访问时间 存取时间 存取周期 读周期 写周期 连续两次独立的存储器

5、操作（读或写）所需的 最小间隔时间 4.2第10页/共170页(3)存储器的带宽 单位时间内存储器存取的信息量。单位：位/秒，字节/秒。例：存取周期为500ns，每个存取周期访问16位，则它的带宽：16/500ns=32M位/秒提高存储器带宽的方法：缩短存取周期增加存储字长增加存储体第11页/共170页芯片容量二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K4位16K1位8K8位片选线读/写控制线地址线数据线地址线（单向）数据线（双向）1041411384.2第12页/共170页二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线读/写

6、控制线地址线数据线片选线读/写控制线（低电平写 高电平读）（允许读）4.2CSCEWE（允许写）WEOE第13页/共170页存储芯片片选线的作用用 16K 1位 的存储芯片组成 64K 8位 的存储器 32片当地址为 65 535 时，此 8 片的片选有效 8片16K 1位 8片16K 1位 8片16K 1位 8片16K 1位4.2第14页/共170页0,015,015,70,7 读/写控制电路 地址译码器 字线015168矩阵07D07D 位线 读/写选通A3A2A1A02.半导体存储芯片的译码驱动方式(1)线选法4.200000,00,7007D07D 读/写选通 读/写控制电路 结构简单

7、连线较多第15页/共170页A3A2A1A0A40,310,031,031,31 Y 地址译码器 X地址译码器 3232 矩阵A9I/OA8A7A56AY0Y31X0X31D读/写(2)重合法4.200000000000,031,00,31I/OD0,0读译码电路的开销较大第16页/共170页 三、随机存取存储器(RAM)1.静态 RAM(SRAM)(1)静态 RAM 基本电路A 触发器非端1T4T触发器5TT6、行开关7TT8、列开关7TT8、一列共用A 触发器原端T1 T4T5T6T7T8AA写放大器写放大器DIN写选择读选择DOUT读放位线A位线A列地址选择行地址选择4.2T1 T4第1

8、7页/共170页第18页/共170页AT1 T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A列地址选择行地址选择DOUT 静态 RAM 基本电路的 读 操作 行选 T5、T6 开4.2T7、T8 开列选读放DOUTVAT6T8DOUT读选择有效第19页/共170页T1 T4T5T6T7T8AADIN位线A位线A 列地址选择行地址选择写放写放读放DOUT写选择读选择 静态 RAM 基本电路的 写 操作 行选T5、T6 开 两个写放 DIN4.2列选T7、T8 开（左）反相T5A（右）T8T6ADINDINT7写选择有效T1 T4第20页/共170页(2)静态 RAM 芯片

9、举例 Intel 2114 外特性（18个引脚）存储容量1K4 位4.2I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114第21页/共170页 Intel 2114 RAM 矩阵(64 64)读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.2第22页/共170页150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码

10、列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组00000000004.2 Intel 2114 RAM 矩阵(64 64)读第23页/共170页第一组第二组第三组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵(64 64)读150311647326348第24页/共170页第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)读15031164732634

11、8150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第25页/共170页150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)读0163248CSWE第26页/共170页150311647326

12、348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0164832第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)读15031164732634801632480000000000第27页/共170页150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)读15031

13、164732634801632480164832第28页/共170页150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)读1503116473263480163248读写电路读写电路读写电路读写电路0164832第29页/共170页150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/

14、O4WECS0000000000第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)读1503116473263480163248读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O4第30页/共170页A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)写第31页/共170页150311647326348150

15、311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组00000000004.2 Intel 2114 RAM 矩阵(64 64)写第32页/共170页第一组第二组第三组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵(64 64)写150311647326348第33页/共170页第一组第二组第三组第四组4.2

16、 Intel 2114 RAM 矩阵(64 64)写150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS0164832第34页/共170页第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码000000000015031164732

17、6348I/O1I/O2I/O3I/O40164832第35页/共170页第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0164832第36页/共170页第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)写I/O1I/O2I/O3I/O4WECS1503

18、11647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0164832第37页/共170页第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码WECS0000000000150311647326348读写电路读写电路读写电路读写电路I/

19、O1I/O2I/O3I/O40164832第38页/共170页第一组第二组第三组第四组4.2 Intel 2114 RAM 矩阵(64 64)写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480164832第39页/共170页ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻(3)静态 RAM 读 时序 tAtCOtOHAtOTDtRC片选有效

20、4.2读周期 tRC 地址有效 下一次地址有效读时间 tA 地址有效数据稳定 tCO 片选有效数据稳定tOTD 片选失效输出高阻tOHA 地址失效后的数据维持时间第40页/共170页ACSWEDOUTDIN(4)静态 RAM(2114)写 时序 tWCtWtAWtDWtDHtWR写周期 tWC 地址有效下一次地址有效4.2写时间 tW 写命令 WE 的有效时间tAW 地址有效片选有效的滞后时间tWR 片选失效下一次地址有效tDW 数据稳定 WE 失效tDH WE 失效后的数据维持时间第41页/共170页DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态 RAM 基

21、本单元电路 2.动态 RAM(DRAM)读出与原存信息相反读出时数据线有电流 为“1”数据线CsT字线DDV0 10 11 0写入与输入信息相同写入时 CS 充电 为“1”放电 为“0”4.2T3T2T1T无电流有电流第42页/共170页单元电路读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线0(2)动态 RAM 芯片举例 三管动态 RAM 芯片(Intel 1103 1K1)读00000000000D0 04.2单元电路读 写 控 制 电 路第43页/共170页A9A8A7A6A

22、5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0 三管动态 RAM 芯片(Intel 1103)写4.2第44页/共170页111114.2 三管动态 RAM 芯片(Intel 1103)写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0第45页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113

23、131131A4A3A2A1A0刷新放大器写数据线读数据线0111114.2 三管动态 RAM 芯片(Intel 1103)写第46页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线001000111114.2 三管动态 RAM 芯片(Intel 1103)写第47页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线01111110

24、10001 14.2 三管动态 RAM 芯片(Intel 1103)写第48页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D111110100014.2 三管动态 RAM 芯片(Intel 1103)写第49页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D111110100014.2 三管动态 RAM 芯片(Intel

25、 1103)写读 写 控 制 电 路第50页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D111110100014.2 三管动态 RAM 芯片(Intel 1103)写读 写 控 制 电 路第51页/共170页A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D111110100014.2 三管动态 RAM 芯片(Intel 1103)

26、写读 写 控 制 电 路第52页/共170页时序与控制 行时钟列时钟写时钟 WERASCAS A6A0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码 I/O缓存器数据输出驱动数据输入寄存器 DINDOUT行地址缓存器列地址缓存器 单管动态 RAM 4116(16K 1位)外特性4.2DINDOUTA6A0第53页/共170页 读放大器 读放大器 读放大器06364127128 根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs 4116(16K 1位)芯片 读 原理 读放大器 读放大器 读放大器4.2630 0 0I/O

27、缓冲输出驱动OUTD第54页/共170页 读放大器 读放大器 读放大器06364127128 根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs 4116(16K1位)芯片 写 原理数据输入I/O缓冲I/O缓冲DIN读出放大器 读放大器4.2630第55页/共170页(3)动态 RAM 时序 行、列地址分开传送写时序行地址 RAS 有效写允许 WE 有效(高)数据 DOUT 有效数据 DIN 有效读时序4.2行地址 RAS 有效写允许 WE 有效(低)列地址 CAS 有效列地址 CAS 有效第56页/共170页(4)动态 RAM 刷新 刷新与行地址有关 集中刷

28、新（存取周期为0.5 s）“死时间率”为 128/4 000 100%=3.2%“死区”为 0.5 s 128=64 s 周期序号地址序号tc0123871 387201tctctctc3999V W01127读/写或维持刷新读/写或维持3872 个周期（1936 s）128个周期（64 s）刷新时间间隔（2 ms）刷新序号tcXtcY 4.2以128 128 矩阵为例第57页/共170页tC=tM+tR读写刷新无“死区”分散刷新（存取周期为1 s）(存取周期为 0.5 s+0.5 s)4.2以 128 128 矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/R

29、W/RW/R刷新间隔 128 个存取周期第58页/共170页 分散刷新与集中刷新相结合（异步刷新）对于 128 128 的存储芯片（存取周期为 0.5 s）将刷新安排在指令译码阶段，不会出现“死区”“死区”为 0.5 s 若每隔 15.6 s 刷新一行每行每隔 2 ms 刷新一次4.2第59页/共170页 3.动态 RAM 和静态 RAM 的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存4.2第60页/共170页 四、只读存储器（ROM）1.掩模 ROM(MROM)4.2Vcc行列选择线交叉处有 MOS 管为“1”行列选择线交叉处无 MOS

30、 管为“0”第61页/共170页 2.PROM(一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断第62页/共170页第63页/共170页 3.EPROM(多次性编程)(1)N型沟道浮动栅 MOS 电路G 栅极S 源D 漏紫外线全部擦洗SGDN+N+P基片GDS浮动栅SiO2+_ _ _ 4.2第64页/共170页 上述电路的关键部件是FAMOS（Floating grid Avalanche injection MOS)，即浮置栅山雪崩注入型场效应管。该管在P型基底上做出两个高浓度的N型区，通过欧姆接触，分别引出场效应管的源极S和漏极D；其栅极D由多晶硅构成，悬浮在SiO2绝缘层中

31、，故称浮置栅。出厂时，浮栅不带电荷，“源-漏”间没有无导电沟道形成，管子不到通，此时存储信息为“1”。当源极接地，漏极加高电压（20V30V），漏极P-N结局部击穿，产生漏电流，该电流在P-N和沟道中产生热效应，进一步激发高能空穴，高能空穴从漏区穿过很薄的氧化层到达浮栅，浮栅积累了正电荷，“源-漏”导电沟道加宽，漏电流进一步加大，又引起更多的空穴到达浮栅，使漏区附近的PN结发生雪崩击穿，浮栅上带有足够的正电荷，使管子道通。第65页/共170页D 端加正电压PN结击穿浮动栅带电荷S 与 D 导通为“0”D 端不加正电压浮动栅不带电荷S 与 D 不导通为“1”第66页/共170页控制逻辑Y 译码X

32、 译码数据缓冲区Y 控制128 128存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2)2716(2K8)EPROM 的逻辑图和引脚4.2PD/Progr第67页/共170页PD/Progr功率下降/编程输入端 读出时 为 低电平 EPROM可以工作在功耗下降方式。此时功耗可由525mW下降至132mW，对机器十分有利。PD/Progr输入端输入一个TTL的高电平信号，此时，EPROM输出端工作在高阻状态。在正常工作情况下，CS和PD/Progr端连在一起，因此没有

33、选中的片子就工作在功耗下降方式，以降低功耗。第68页/共170页 4.EEPROM(多次性编程)电可擦写局部擦写全部擦写5.Flash Memory(闪速型存储器)比 EEPROM快4.2EPROM价格便宜 集成度高EEPROM电可擦洗重写可直接和CPU相连具备 RAM 功能第69页/共170页 用 1K 4位 存储芯片组成 1K 8位 的存储器？片 五、存储器与 CPU 的连接 1.存储器容量的扩展(1)位扩展（增加存储字长）10根地址线8根数据线DDD0479AA021142114CSWE4.22片第70页/共170页(2)字扩展（增加存储字的数量）用 1K 8位 存储芯片组成 2K 8位

34、 的存储器11根地址线8根数据线4.2？片2片1K 8位1K 8位D7D0WEA1A0A9CS0A10 1CS1第71页/共170页(3)字、位扩展用 1K 4位 存储芯片组成 4K 8位 的存储器8根数据线12根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选译码4.21K41K41K41K41K41K41K41K4？片8片第72页/共170页 2.存储器与 CPU 的连接(1)地址线的连接(2)数据线的连接(3)读/写命令线的连接(4)片选线的连接(5)合理选择存储芯片(6)其他 时序、负载4.2第73页/共170页例4.1 设CPU有16根地址线，8根数据线，并用

35、MREQ作为访存控制信号（低电平有效），用WR作为读写控制信号。现有下列存储芯片：1K4位RAM芯片、4K8位RAM芯片、8K8位RAM芯片、2K8位ROM芯片、4K8位ROM芯片、8K8位ROM芯片及74138译码器和各种门电路。画出CPU与存储器的连接图，要求：（1）主存地址空间分配：6000H67FFH为系统程序区 6800H6BFFH为用户程序区（2）合理选用上述芯片，说明各选几片。（3）详细画出存储芯片的片选逻辑图。第74页/共170页74138译码器第75页/共170页解:(1)写出对应的二进制地址码(2)确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0

36、0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位1K8位RAM2片1K4位ROM1片 2K8位4.2第76页/共170页(3)分配地址线A10 A0 接 2K 8位 ROM 的地址线A9 A0 接 1K 4位 RAM 的地址线(4)确定片选信号CBA0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1

37、1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位1片 ROM1K 4位2片RAM4.2第77页/共170页 2K 8位 ROM 1K 4位 RAM1K 4位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例 4.1 CPU 与存储器的连接图4.2第78页/共170页例4.2 假设同前，要求最小8K地址为系统程序区，与其相邻16K地址为用户程序区，最大4KB地址为系统程序工作区，请详细画出存储芯

38、片的片选逻辑并指出存储芯片的种类和数量。4.2第79页/共170页(1)写出对应的二进制地址码(2)确定芯片的数量及类型(3)分配地址线 将CPU的低13位A12 A0 与1片8K8ROM相连、2片8K8位的RAM相连；将CPU的低12位A11A0 与1片4K8位RAM相连。4.28KB ROM16KB RAM4KB RAM0000H1FFFH2000H5FFFHFFFFHF000H1片8K8ROM2片8K8RAM1片4K8RAM3FFFH4000H第80页/共170页(4)确定片选信号A15 A14 A13 A12 A11 A10 A7 A4 A3 A08K 8ROM 0 0 0 0 0 0

39、 0 0 0 00 0 0 1 1 1 1 1 1 10 0 1 0 0 0 0 0 0 00 0 1 1 1 1 1 1 1 10 1 0 0 0 0 0 0 0 00 1 0 1 1 1 1 1 1 11 1 1 1 0 0 0 0 0 01 1 1 1 1 1 1 1 1 18K 8RAM 8K 8RAM 4K 8RAM 第81页/共170页第82页/共170页例 4.3 设 CPU 有 20 根地址线，16 根数据线。并用 IO/M 作访存控制信号。RD 为读命令，WR 为写命令。CPU通过BHE和A0来控制字节或字 两种形式访问，要求采用图4.39所示的芯片，门电路自定。试回答：4.

40、2（1）CPU按字节访问和按字访问的地址范围各是多少？（2）CPU按字节访问时需分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。（3）画出对应上述地址范围的CPU与存储芯片的连接图。第83页/共170页解：（1）CPU按字节访问的地址范围为1MB，CPU按字访问的地址范围为512KW。4.2（2）由于CPU按字节访存需区分奇偶体，并且可以按字访问，因此，系统程序区，选用2片32K8位ROM，用户程序区选择2片32K8位RAM。其对应二进制地址如下：第84页/共170页A19 A18 A17 A16 A15 A14 A7 A4 A3 A

41、01 1 1 1 1 1 1 1 1 11 1 1 1 0 0 0 0 0 01 1 1 0 1 1 1 1 1 11 1 1 0 0 0 0 0 0 064K 8ROM ROM1奇体ROM2偶体64K 8RAM RAM1奇体RAM2偶体第85页/共170页片选信号的实现A16BHEA0说明100选择ROM1、ROM2字101选择ROM1奇体110选择ROM2000选择RAM1、RAM2字001选择RAM1奇体010选择RAM2偶体(3)电路图的实现参见课本第86页/共170页六、存储器的校验编码的纠错、检错能力与编码的最小距离有关L 编码的最小距离D 检测错误的位数C 纠正错误的位数汉明码是

42、具有一位纠错能力的编码4.2L 1=D+C(DC)1.编码的最小距离任意两组合法代码之间 二进制位数 的 最少差异L=3 具有 一位 纠错能力第87页/共170页汉明码的组成需增添？位检测位检测位的位置？检测位的取值？2k n+k+1检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关组成汉明码的三要素4.22.汉明码的组成2i (i=0，1，2，3，)第88页/共170页 如果要求海明码能指出并纠正一位错误，则应满足如下关系：2k-1 n+k 或 2k1+n+k数据位和校验位间的位置关系见表：数据位（数据位（n）校验位（校验位（k）1224351141226527576581297第

43、89页/共170页各检测位 Ci 所承担的检测小组为gi 小组独占第 2i1 位gi 和 gj 小组共同占第 2i1+2j1 位gi、gj 和 gl 小组共同占第 2i1+2j1+2l1 位 C1 检测的 g1 小组包含第 1，3，5，7，9，11，C2 检测的 g2 小组包含第 2，3，6，7，10，11，C4 检测的 g3 小组包含第 4，5，6，7，12，13，C8 检测的 g4 小组包含第 8，9，10，11，12，13，14，15，24，4.2第90页/共170页海明码每位所占用的校验位：海明校验位号海明校验位号占用的校验位号占用的校验位号备注备注111=1222=131，23=1+

44、2444=451，45=1+462，46=2+471，2，47=1+2+4分组原则：每个校验位所校验的数位校验位号校验位号被校验位位号被校验位位号1(C1)1、3、5、72(C2)2、3、6、74(C4)4、5、6、7第91页/共170页 位号位号组数组数1234567C1C2M1C4M2M3M4第一组第一组第二组第二组第三组第三组第四组第四组假定采用偶校验。C4=3 5 7=M2 M3 M4 C2=3 6 7=M1 M3 M4 C1=5 6 7=M1 M2 M4校验位的产生由校验位和数据信息共同组成海明校验码第92页/共170页例4.4 求 0101 按“偶校验”配置的汉明码解：n=4根据

45、2k n+k+1得 k=3汉明码排序如下:二进制序号名称1 2 3 4 5 6 7C1 C2 C40 0101 的汉明码为 010010101 0 14.210第93页/共170页按配偶原则配置 0011 的汉明码 二进制序号 名称1 2 3 4 5 6 7C1 C2 C41 0 000 1 1解：n=4 根据 2k n+k+1取 k=3C1=3 5 7=1C2=3 6 7=0C4=5 6 7=0 0011 的汉明码为 1000011练习14.2第94页/共170页3.汉明码的纠错过程形成新的检测位 Pi ，如增添 3 位（k=3），新的检测位为 P4 P2 P1 。以 k=3 为例，Pi 的

46、取值为P1=1 3 5 7P2=2 3 6 7P4=4 5 6 7对于按“偶校验”配置的汉明码 不出错时 P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，4.2第95页/共170页P1=1 3 5 7=0无错P2=2 3 6 7=1有错P4=4 5 6 7=1有错P4P2P1=110第 6 位出错，可纠正为 0100101，故要求传送的信息为 0101。纠错过程如下例4.5解：已知接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么?4.2 第96页/共170页练习2P4=4 5 6 7=1P2=2 3 6 7=0P1=1 3 5 7=0 P4 P2 P

47、1=100第 4 位错，可不纠写出按偶校验配置的汉明码0101101 的纠错过程练习3按配奇原则配置 0011 的汉明码配奇的汉明码为 01010114.2第97页/共170页七、提高访存速度的措施 采用高速器件 调整主存结构1.单体多字系统 W位W位W位W位W位 地址寄存器 主存控制器.单字长寄存器 数据寄存器 存储体 采用层次结构 Cache 主存 增加存储器的带宽 4.2第98页/共170页2.多体并行系统(1)高位交叉 M0M1M2M34.2体内地址体号体号地址00 000000 000100 111101 000001 000101 111110 000010 000110 1111

48、11 000011 000111 1111顺序编址 第99页/共170页各个体并行工作4.2M0地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码体内地址体号体号(1)高位交叉 第100页/共170页M0M1M2M34.2体号体内地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2)低位交叉各个体轮流编址第101页/共170页4.2M0地址044n4M1154n3M2264n2M3374n1地址译码 体号体内地址 体号(2)低位交叉 各

49、个体轮流编址第102页/共170页低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间 单体访存周期 单体访存周期4.2启动存储体 0启动存储体 1启动存储体 2启动存储体 3第103页/共170页 设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。连续读取 4 个字所需的时间为 T(4 1)连续读取 n 个字所需的时间为 T(n 1)第104页/共170页例：设有4个模块组成的四体存储器结构，每个体的存储字长为32位，存取周期为200ns。假设数据总线宽度为32位，总线传输周期为50ns，试求顺序存储和交叉存储的存储器带宽。解：顺序存储器连续读

50、出4个字节的时间：200ns4=800ns故，其带宽为：128/800ns=16107bps交叉存储器连续读出4个字的时间：200ns+(4-1)50ns=350ns故，其带宽为：128/350ns=37107bps第105页/共170页(3)存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响 CPU工作的请求源，给予 次高 优先级4.2控制线路排队器 节拍发生器QQCM来自各个请求源 主脉冲存控标记 触发器第106页/共170页4.23.高性能存储芯片(1)SDRAM(同步 DRAM)在系统时钟的控制下进行读出和写入、CPU 无须等待(2)RDRAM由 Rambus 开发，