半导体集成电路考试题目与参考答案.docx

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1、第一部分 考试试题第 0 章 绪论1. 什么叫半导体集成电路？2. 按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3. 按照器件类型分，半导体集成电路分为哪几类？4. 按电路功能或信号类型分，半导体集成电路分为哪几？类5. 什么是特征尺寸？它对集成电路工艺有何影？响6. 名词解释：集成度、wafer size、die size、摩尔定律？第 1 章 集成电路的基本制造工艺1. 四层三结的结构的双极型晶体管中隐埋层的作用？2. 在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。3. 简单叙述一下pn 结隔离的NPN 晶体管的光刻步骤？4. 简述硅栅p 阱CM

2、OS 的光刻步骤？5. 以p 阱CMOS 工艺为基础的BiCMOS的有哪些不足？6. 以N 阱CMOS 工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。7. 请画出NPN 晶体管的版图，并且标注各层掺杂区域类型。8. 请画出CMOS 反相器的版图，并标注各层掺杂类型和输入输出端子。第 2 章 集成电路中的晶体管及其寄生效应1. 简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。2. 什么是集成双极晶体管的无源寄生效应？3. 什么是MOS 晶体管的有源寄生效应？4. 什么是MOS 晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6. 如何解决MO

3、S 器件的场区寄生MOSFET 效应？7. 如何解决MOS 器件中的寄生双极晶体管效应？第 3 章 集成电路中的无源元件1. 双极性集成电路中最常用的电阻器和MOS 集成电路中常用的电阻都有哪些？2. 集成电路中常用的电容有哪些。3. 为什么基区薄层电阻需要修正。4. 为什么新的工艺中要用铜布线取代铝布线。5. 运用基区扩散电阻，设计一个方块电阻200 欧，阻值为 1K 的电阻，已知耗散功率为20W/c ,该电阻上的压降为 5V,设计此电阻。第 4 章 TTL 电路1. 名词解释电压传输特性开门/关门电平 逻辑摆幅 过渡区宽度输入短路电流输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升

4、时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。8.

5、 为什么TTL 与非门不能直接并联？9. OC 门在结构上作了什么改进，它为什么不会出现TTL 与非门并联的问题。第 5 章 MOS 反相器1. 请给出NMOS 晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影（响即各项在不同情况下是提高阈值还是降低阈值。）2. 什么是器件的亚阈值特性，对器件有什么影响？3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？4. 请以 PMOS 晶体管为例解释什么是衬偏效应，并解释其对PMOS 晶体管阈值电压和漏源电流的影响。5. 什么是沟道长度调制效应，对器件有什么影响？6. 为什么MOS 晶体管会存在饱和区和非饱和区之分（不考虑沟道调制

6、效应）？7. 请画出晶体管的IDV特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程DS（忽略沟道长度调制效应和短沟道效应。）8. 给出E/R 反相器的电路结构，分析其工作原理及传输特性，并计算 VTC 曲线上的临界电压值。9.考虑下面的反相器设计问题：给定V =5V，K =30uA/V2 ，V =1VDDNT0设计一个V =0.2V的电阻负载反相器电路并，确定满足V条件时的晶体管的宽长比(W/L)OL和负载电阻R 的阻值。L10.考虑一个电阻负载反相器电路：VOL=5V，K =20uA/V2 ，V =0.8V，R =200K，W/L=2。DDNT0L计算 VTC 曲线上的临界电压值（V

7、、V 、V 、V）及电路的噪声容限，并评价该直流反相器的设计质量。OLOHILIH11.设计一个V =0.6V的电阻负载反相器，增强型驱动晶体管V=1V， V =5VOL1） 求V 和VILIHT0DD2） 求噪声容限VNML和VNMH12. 采用MOSFET作为nMOS 反相器的负载器件有哪些优点？13. 增强型负载nMOS 反相器有哪两种电路结构？简述其优缺点。14. 以饱和增强型负载反相器为例分析E/E 反相器的工作原理及传输特性。15 试比较将nMOS E /E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改善？16.耗尽型负载nMOS 反相器相比于增强型负载nMOS 反相器

8、有哪些好处？17 有一nMOS E /D 反相器，若V=2V，V=-2V，K/K =25，V=2V，求此反相器的高、低输出逻辑电平是多少？TETDNENDDD18. 什么是CMOS 电路？简述CMOS 反相器的工作原理及特点。19. 根据CMOS 反相器的传输特性曲线计算V 和V 。ILIH20. 求解CMOS 反相器的逻辑阈值，并说明它与哪些因素有关？21. 为什么的PMOS 尺寸通常比NMOS 的尺寸大？ 22考虑一个具有如下参数的CMOS 反相器电路：V =3.3VV =0.6VV =-0.7VK =200uA/V2K=80uA/V2DDTNTPNp计算电路的噪声容限。23. 采用0.3

9、5um工艺的CMOS 反相器，相关参数如下：V =3.3VDDNMOS：V =0.6V C=60uA/V2(W/L)=8TNN OXNPMOS：V =-0.7V C=25uA/V2(W/L)=12TPp OXP求电路的噪声容限及逻辑阈值。24. 设计一个CMOS 反相器，NMOS：V =0.6V C =60uA/V2TNN OXPMOS：V =-0.7V C =25uA/V2TPP OX电源电压为3.3V，L =L =0.8umNP1） 求V =1.4V 时的W /W 。MNP2） 此CMOS 反相器制作工艺允许VTN、V 的值在标称值有正负15%的变化，假定其他参数仍TP为标称值，求V 的上

10、下限。M25. 举例说明什么是有比反相器和无比反相器。26. 以CMOS 反相器为例，说明什么是静态功耗和动态功耗。27. 在图中标注出上升时间t 、下降时间t 、导通延迟时间、截止延迟时间，给出延迟时rf间t 的定义。若希望t =t ，求W /W 。pdrfNPVintVoutt第 6 章 CMOS 静态逻辑门1. 画出F=AB 的CMOS 组合逻辑门电路。2. 用CMOS 组合逻辑实现全加器电路。3. 计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，N 管与P 管的尺寸应如何选取？VDDABABF4. 画出F= AB+CD的CMOS 组合逻辑门电路

11、，并计算该复合逻辑门的驱动能力。5简述CMOS 静态逻辑门功耗的构成。6. 降低电路的功耗有哪些方法？7. 比较当FO=1 时，下列两种8 输入的AND 门，那种组合逻辑速度更快？13/105/32第 7 章 传输门逻辑一 、 填 空 1写出传输门电路主要的三种类型和他们的缺点：（1） ，缺点： ；（2），缺点：；（3），缺点：。2. 传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续时， 一般要插入 。3. 一般的说，传输门逻辑电路适合逻辑的电路。比如常用的和 。二、解答题1. 分析下面传输门电路的逻辑功能，并说明方块标明M的OS 管的作用。2. 根据下面的电路回答问题：分析电路，说

12、明电路的B 区域完成的是什么功能，设计该部分电路是为了解N决MOS 传输门电路的什么问题？3. 假定反向器在理想的V /2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门DD电路原理图回答问题。（1） 电路的功能是什么？（2） 说明电路的静态功耗是否为零，并解释原因。4. 分析比较下面2 种电路结构，说明图1 的工作原理，介绍它和图2 所示电路的相同点和不同点。图 1图 25. 根据下面的电路回答问题。已知电路B 点的输入电压为2.5V，C 点的输入电压为0V。当A 点的输入电压如图a 时，画出X 点和OUT 点的波形，并以此说明NMOS 和PMOS 传输门的特点。点A 的输入波形6.

13、写出逻辑表达式C=AB 的真值表，并根据真值表画出基于传输门的电路原理图。7. 相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。图 1图 28. 分析下面的电路，根据真值表，判断电路实现的逻辑功能。第 8 章 动态逻辑电路一、填空1. 对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 , 逻辑网与地之间插入了栅控制极为时钟信号 的 。2. 对于一个级联的多米诺逻辑电路，在评估阶段：对PDN 网只允许有 跳变，对 PUN 网只允许有 跳变，PDN 与 PDN

14、 相连或PUN 与 PUN 相连时中间应接入 。二、解答题1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。说明当输入产生一个 0-1 转换时会发生什么问题? 当 1-0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。2. 从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑电路的特点。图A图B3. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。5. 简述动

15、态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。6. 分析下列电路的工作原理，画出输出端OUT的波形。7. 结合下面电路，说明动态组合逻辑电路的工作原理。第 9 章 触发器1. 用图说明 如何给SR 锁存器加时钟控制。2. 用图说明 如何把 SR 锁存器连接成 D 锁存器，并且给出 所画 D 锁存器的真值表3. 画出用与非门表示的SR 触发器的MOS 管级电路图4. 画出用或非门表示的SR 触发器的MOS 管级电路图5. 仔细观察下面 RS 触发器的版图， 判断它是或非门实现还是与非门实现6. 仔细观察下面 RS 触发器的版图， 判断它是或非门实现还是与非门实现7. 下图

16、给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。8. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。9. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。10. 解释下面的电路的工作过程画出真值表（。提示 注意图中的两个反相器尺寸是不同的）11. 解释下面的电路的工作过程画出真值表。12. 解释

17、静态存储和动态存储的区别和优缺点比较。13. 阐述静态存储和动态存储的不同的的存储方法。14. 观 察 下 面 的 图 ， 说 明 这 个 存 储 单 元 的 存 储 方 式 ， 存 储 的 机 理 。15. 观 察 下 面 的 图 ， 说 明 这 个 存 储 单 元 的 存 储 方 式 ， 存 储 的 机 理 。16. 说明锁存器和触发器的区别并画图说明17. 说明电平灵敏和边沿触发的区别，并画图说明18. 建立时间19. 维持时间20. 延迟时间21. 连接下面两个锁存器使它们构成主从触发器，并画出所连的主从触发器的输入输出波形图22. 简述下时钟重叠的起因所在23. 下图所示的是两相时钟

18、发生器，根据时钟信号把下面四点的的波形图画出24. 反相器的阈值一般可以通过什么进行调节25. 施密特触发器的特点26. 说明下面电路的工作原理，解释它怎么实现的施密特触发。27. 画出下面施密特触发器的示意版图。28. 同宽长比的PMOS 和NMOS 谁的阈值要大一些第 10 章 逻辑功能部件1、 根据多路开关真值表画出其组合逻辑结构的CMOS 电路图。KK1011100100YD0D1D2D32、 根据多路开关真值表画出其传输门结构的CMOS 电路图。KK1011100100YD0D1D2D33、计算下列多路开关中P 管和 N 管尺寸的比例关系。4、根据下列电路图写出SUM 和 C 的逻辑

19、关系式，并根据输入波形画出其SUM 和 C 的输出波00形。ABCi6、画出传输门结构全加器的电路图，已知下图中的P=AB。5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。7、试分析下列桶型移位器各种sh 输入下的输出情况。8、试分析下列对数移位器各种sh 输入下的输出情况。第 11 章 存储器一、填空1. 可以把一个 4Mb 的 SRAM 设计成Hirose90由 32 块组成的结构，每一块含有 128Kb，由1024 行和 列的阵列构成。行地址（X ）、列地址（ Y ）、和块地址（ Z）分别为、位宽。2. 对一个 512512 的 NORMOS，假设平均有 50%的输出是低电

20、平，有一已设计电路的静态电流大约等于 0.21mA(输出电压为 1.5V 时)，则总静态功耗为，就从计算得到的功耗看，这个电路设计的（“好”或“差”）。3. 一般的，存储器由、和三部分组成。4. 半导体存储器按功能可分为：和；非挥发存储器有、和；二、解答题1. 确定图 1 中 ROM 中存放地址 0，1，2 和 3 处和数据值。并以字线WL0为例，说明原理。图 1 一个 44 的 OR ROM2. 画一个 22 的MOS OR 型 ROM 单元阵列，要求地址 0，1 中存储的数据值分别为 01 和 00 。并简述工作原理。3. 确定图 2 中ROM 中存放地址 0，1，2 和 3 处的数据值。

21、并简述工作原理。图 2 一个 44 的 NOR ROM4. 画一个 22 的 MOS NOR 型 ROM 单元阵列，要求地址 0，1 中存储的数据值分别为 01 和01。并简述工作原理。5. 如图 3 为一个 44 的 NOR ROM，假设此电路采用标准的 0.25 m CMOS 工艺实现,确定PMOS 上拉器件尺寸使最坏的情况下 VOL值不会高于 1.5V(电源电压为 2.5V)。这相当于字线摆为 1V。NMOS 尺寸取(W/L)=4/2。图 3 一个 44 的 NOR ROM6. 确定图 4 中ROM 中存放地址 0，1，2 和 3 处和数据值。并简述工作原理。图 4 一个 44 的 NA

22、ND ROM7. 画一个 22 的 MOS NAND 型 ROM 单元阵列，要求地址 0，1 中存储的数据值分别为 10 和10。并简述工作原理。8. 预充电虽然在NOR ROM 中工作得很好，但它应用到 NAND ROM 时却会出现某些严重的问题。请解释这是为什么？9. sram，flashmemory，及 dram 的区别？10. 给出单管DRAM 的原理图。并按图中已给出的波形画出 X 波形和BL 波形，并大致标出电压值。11. 试问单管 DRAM 单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法提 高 refresh time？12. 给出三管DRAM 的原理图。并按图中

23、已给出的波形画出X 和 BL1 波形，并大致标出电压值。（选作）试问有什么办法提高refreshtime？13. 对 1T DRAM，假设位线电容为 1pF，位线预充电电压为 1.25V。在存储数据为 1 和 0 时单元电容 Cs（50fF）上的电压分别等于 1.9V 和 0V。这相当于电荷传递速率为 4.8%。求读操作期间位线上的电压摆幅。14. 给出一管单元DRAM 的原理图，并给出版图。15以下两图属于同类型存储器单元。试回答以下问题：（1） ：它们两个都是哪一种类型存储器单元？分别是什么类型的？（2） ：这两种存储单元有什么区别？分别简述工作原理。16画出六管单元的SRAM 晶体管级原

24、理图。并简述其原理。第 12 章 模拟集成电路基础1. 如图 1.1 所示的电路，画出跨导对VDS的函数曲线。图 1.12.如图1.3所示，假设V0.6V, g =0.4V 12 ,而2 f=0.7V。如果V从 到0变化，TH 0FX画出漏电流的曲线。+1.2VIdM12VxV图 1.33. 保持所有其他参数不变，对于 L=L 和 L=2L ，画出 MOSFET 的 I 随V变化的特性曲线。11DDS4. 什么叫做亚阈值导电效应？并简单画出log I -VDGS特性曲线。5. 画出图 1.7 中 M 的 g 和 g1mmb随偏置电流I 的变化草图。1VdM1XI1图 1.76. 假设图1.9

25、中的M 被偏置到饱和区，计算电路的小信号电压增益。1VddI1M1VoutVin图 1.97. 比较工作在线性区和饱和区的MOS 为负载时的共源级的输出特性。8在图1.10（a）所示的源跟随器电路中，已知(W L) =20/0.5，I =200 mA ,V=0.6V,2 f=0.7V, mFnC =50 mA /V2ox11和g =0.4V 12 。TH 0（a） 计算V= 1.2V 时的Vin。out（b） 如果 I 用图 1.10（b）中的M 来实现，求出维持M 工作在饱和区时(W L) 的最小1222值。VddI1VoutM1Vin图 1.10（a）图 1.10（b）W9. 如图1.11

26、 所示，晶体管M 得到输入电压的变化V，并按比例传送电流至50的传输1线上。在图1.11（a）中，传输线的另一端接一个50 W 的电阻；在图1.11（b）中，传输VV线的另一端接一个共栅极。假设l = g = 0 。计算在低频情况下，两种接法的增益out 。VddRdM1in图 1.11（a）图 1.11（b）10. 什么是差动信号？简单举例说明利用差动信号的优势。11. 在图1.12 所示的电路中，M 管的宽度是M 的两倍。计算V和V的偏置值相等时21的小信号增益。in1in2图 1.1212. 图 1.13 电路中，用一个电阻而不是电流源来提供1mA 的尾电流。已知：(W L) 1,225

27、/0.5，V=0.6V,THmCnox=50 m A /V2 ， l = g = 0 ，V=3V。DD（a） 如果R ss上的压降保持在0.5V，则输入共模电压应为多少？（b） 计算差模增益等于5 时RD的值。图 1.1313. 在图 1.14（a）中，假设所有的晶体管都相同，画出当V从一个大的正值下降时IXX和V 的草图。BIrefM0A M1NM3B M2VdVx图 1.14（a）14. 在图 1.15 中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M4的漏电流。16. 假设图 1.16 中所有的晶体管都工作在饱和区，且(W L) = (W L) ，l = g = 0 ，求 I34

28、的表达式。outVdIrefM3M1M2M4Iout图 1.15VdM4M3RsIoutM2M1图 1.1617. 简要叙述与温度无关的带隙基准电压源电路的基本原理。18. 图 11.17 中，电路被设计成额定增益为10，即 1 R R12=10。要求增益误差为 1，确定 A1的最小值。A1R2AMPVinR1图 1.17Vout第 13 章 A/D、D/A 变换器1. 简单给出D/A 变换器的基本原理2. 给出DAC 的主要技术指标及含义。3. 试比较几种常用的DAC 的优缺点。4. 一个D/A 变换器有 10V 的满量程输出，且分辨率小于40mV，问此D/A 变换器至少需要多少位？5. 在

29、图 2.1 中所示的 T 型 D/A 变换器中，设 N8，V 及 01111111 时，求输出电压值。10V。当输入分别为 10000000REFRf=3RRRRRRRRR2R2R2R2R2R2R2R2R2RMAMPS0S1S2S3S4S5S6S7Vref图 2.16. 画出一个简单的用传输门实现的电压定标的3 位DAC。7. D/A 变换器的设计原则应从几个方面权衡。8. 简单给出A/D 变换器的基本原理。9. 给出ADC 的主要技术指标及含义。10. 试比较几中常用A/D 变换器的优缺点，并指出它们在原理上各有何特点。211. 一个 4 位逐次逼近型A/D 变换器，若满量程电压为 5V，请

30、画出输入电压为 2.8V 时的判决图。第二部分 参考答案第 0 章 绪论1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。2.小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3. 双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS 型集成电路。4. 数字集成电路，模拟集成电路，数模混合集成电路。5. 集成电路中半导体器件的最小尺寸如MOSFET 的最小沟道

31、长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。6. 名词解释：集成度：一个芯片上容纳的晶体管的数目wafer size：指包含成千上百个芯片的大圆硅片的直径die size：指没有封装的单个集成电路2摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小倍。第 1 章 集成电路的基本制造工艺1. 减小集电极串联电阻，减小寄生PNP 管的影响2. 电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3. 第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P 隔离扩散孔光刻第三次光刻：P 型基区扩散孔光刻第四次光刻：N+发射区扩

32、散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4.P 阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5.NPN 晶体管电流增益小，集电极串联电阻大，NPN 管的C 极只能接固定电位6.首先NPN 具有较薄的基区，提高了其性能：N 阱使得NPN 管 C 极与衬底断开，可根据电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在 N 阱里加隐埋层，使NPN 管的集电极电阻减小。提高器件的抗闩锁效应。7.EBCSp+n+pn+np+n+-BLPp+nn+pn+EBCS8.第 2 章 集成电路中的晶体管及其寄生效应1. PNP 管为四层三

33、结晶体管的寄生晶体管，当NPN 晶体管工作在正向工作区时，即NPN 的发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。当NPN 处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当NPN 工作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向 NPN 的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略2. 在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。3. MOS 晶体管的有源寄生效应是指 MOS 集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS

34、管和寄生PNPN（闩锁效应），这些效应对MOS 器件的工作稳定性产生极大的影响。4. 在单阱工艺的 MOS 器件中（P 阱为例），由于 NMOS 管源与衬底组成 PN 结，而 PMOS 管的源与衬底也构成一个PN 结，两个 PN 结串联组成PNPN 结构，即两个寄生三极管(NPN 和 PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。5. 版图设计时：为减小寄生电阻Rs 和 Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小

35、有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N 阱 CMOS 为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP 管的寄生电阻 Rs， 可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN 管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生 MOSFET 的阈值电压，使其不易开启；增加场氧生长厚度，使寄生MOSFET 的阈值电压绝对值升高，不容易开启。7. （1）增大基区宽度：由工艺决定；（

36、2）使衬底可靠接地或电源。第 3 章 集成电路中的无源元件1. 双极性集成电路中最常用的电阻器是基区扩散电阻MOS 集成电路中常用的电阻有多晶硅电阻和用MOS 管形成的电阻。2. 反偏PN 结电容和MOS 电容器。3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。5. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL)公式变形W=6.32注意：这里各单

37、位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。第 4 章 TTL 电路1. 名词解释电压传输特性：指电路的输出电压 VO 随输入电压Vi 变化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。开门/关门电平：开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL。过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，

38、流过接地输入端的电流。输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平， 而其它输入端接地时，流过接高电平输入端的电流。静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态， 则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。瞬态延迟时间td-从输入电压Vi 上跳到输出电压Vo 开始下降的时间间隔。Delay-延迟。瞬态下降时间tf-输出电压Vo 从高电平VOH 下降到低电平VOL 的时间间隔。Fall-下降。瞬态存储时间ts-从输入电压Vi 下跳到输出电压Vo 开始上升的时间间隔。Storage-存储。瞬态上升时

39、间tr-输出电压Vo 从低电平VOL 上升到高电平VOH 的时间间隔。Rise-上升。瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。2. 当输入端的信号，有任何一个低电平时：Q1 饱和区Q2 截至区Q3 饱和区Q4 截至区当输入端的信号全部为高电平时：Q1 反向区Q2 饱和区Q3 饱和区Q4 饱和区3. Q5 管影响最大，他不但影响截至时间，还影响导通时间。当输出从低电平向高电平转化时，要求 Q5 快速退出饱和区，此时如果再导通时 IB5 越大，则保和深度约大，时间就越长。当输出从高电平向低电平转化时，希望 Q5 快速的存储的电荷放完，此时要求 IB5 尽可能的大。设计时，IB5 的矛盾带来了很大的困难。4. 两管与非门： 输出高电平低，瞬时特性差。四管与非门：输出采用图腾柱结构Q3-D，由于D 是多子器件，他会使Tp