第五章-处理器总线时序和系统总线-微机原理课件.ppt

《第五章-处理器总线时序和系统总线-微机原理课件.ppt》由会员分享，可在线阅读，更多相关《第五章-处理器总线时序和系统总线-微机原理课件.ppt（58页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、微机原理及应用微机原理及应用微机原理及应用微机原理及应用第五章第五章 处理器总线处理器总线时序和系统总线时序和系统总线 2023/2/191第五章处理器时序和系统总线第五章处理器时序和系统总线 主要内容主要内容学习目的学习目的知识点知识点重点难点重点难点280868086的引脚功能；的引脚功能；主要内容主要内容80868086处理器时序；处理器时序；213系统总线系统总线；3n描述处理器总线描述处理器总线n说明处理器的工作状态特点说明处理器的工作状态特点n了解了解8086CPU的引线的引线n分析分析8086CPU基本总线周期时基本总线周期时序序学习目的学习目的48086CPU的两种组态的两种组

2、态n n最小组态（模式）最小组态（模式）最小组态（模式）最小组态（模式）qMN/MX接+5Vqq构成小规模的应用系统构成小规模的应用系统,只有只有80868086一个微处理器一个微处理器,qq所有的总线控制信号均为所有的总线控制信号均为80868086产生，系统中的总线控制产生，系统中的总线控制逻辑电路，减少到最少。逻辑电路，减少到最少。n n最大组态（模式）最大组态（模式）最大组态（模式）最大组态（模式）qMN/MX接地。qq用于大型（中型）用于大型（中型）8086/80888086/8088系统中系统中,系统总是包含有两系统总是包含有两个或多个微处理器，其中一个主处理器就是个或多个微处理器

3、，其中一个主处理器就是80868086或或80888088，其它的处理器称协处理器，协助主处理器工作。，其它的处理器称协处理器，协助主处理器工作。q需要总线控制器来变换和组合控制信号。需要总线控制器来变换和组合控制信号。5.1 8086的引脚功能的引脚功能61.最小模式最小模式 系统中只有8086一个微处理器，所有的总线控制信号均由8086产生，系统的总线控制信号被减至最少。5.1 8086的引脚功能的引脚功能7目前常用的是最大组态。要求有较强的驱动能力。目前常用的是最大组态。要求有较强的驱动能力。此时此时8086要通过一组总线控制器要通过一组总线控制器8288来形成各种总来形成各种总线周期，

4、控制信号由线周期，控制信号由8288供给，如图供给，如图5-1所示。所示。5.1 8086的引脚功能的引脚功能8地址数据复用，输入输出地址数据复用，输入输出,三态。三态。在一个总线周期的第一个时钟周期，在一个总线周期的第一个时钟周期，AD15 AD0 传送地址信号，在其他的时传送地址信号，在其他的时钟周期，作数据总线使用。钟周期，作数据总线使用。地址锁存器STBABDBAD15 AD0ALE(1)地址地址/数据总线数据总线 AD15 AD05.1 8086的引脚功能的引脚功能10(2)地址地址/状态信号线状态信号线 A19/S6 A16/S3输出，三态。在一个总线周期的T1，输出地址信号的最高

5、4位，在其他的时钟周期，输出状态信号S6 S3。(1)S6为低，表示8086当前与总线相连(2)S5 IF。5.1 8086的引脚功能的引脚功能11(3)BHE/S7 高高8位数据总线允许位数据总线允许/状态线状态线输出，三态。在总线周期的T1，为BHE信号，表示高8位数据线D15 D8 上的数据有效。在其他的总线周期，为S7状态信号，8086 中 S7未作定义。5.1 8086的引脚功能的引脚功能13(6)M/IO 存储器存储器/输入输出控制信号输入输出控制信号输出，三态。RD与M/IO组合对应的操作M/IORD操 作1000读存储器读I/O端口5.1 8086的引脚功能的引脚功能15(7)

6、WR 写信号写信号输出，三态，低电平有效。WR与M/IO组合对应的操作M/IOWR操 作1000写存储器写I/O端口5.1 8086的引脚功能的引脚功能16(10)INTR可屏蔽的中断请求信号可屏蔽的中断请求信号输入，高有效，表示外设向CPU提出中断申请，若FR中IF=1，CPU在当前指令后即响应。5.1 8086的引脚功能的引脚功能18(11)INTA中断响应信号中断响应信号输出，三态，低电平有效。CPU响应INTR后，用INTA读取外设提供的中断类型号，以取得中断服务程序的入口地址。5.1 8086的引脚功能的引脚功能19(12)NMI非屏蔽中断请求信号非屏蔽中断请求信号输入，有效。不受F

7、LAG寄存器中IF的影响，CPU在当前指令结束响应中断。5.1 8086的引脚功能的引脚功能20(13)RESET系统复位信号系统复位信号输入，高电平有效，必须保持至少个时钟周期4TCPU中的部分内容标志位清除指令指针(IP)0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列空复位重新启动后，第一条指令地址FFFF0H。5.1 8086的引脚功能的引脚功能21(14)DT/R 数据收发控制信号数据收发控制信号输出，三态，控制数据总线驱动器的数据传送方向。DT/R=1,即T=1，A B(CPU 内存或外设)DT/R=0,即T=0，B A(内存或外设

8、 CPU)82862AOETAD0 AD15D0 D15DENDT/RB5.1 8086的引脚功能的引脚功能22(16)HOLD总线保持请求信号总线保持请求信号输入，高有效，表示其它的总线主设备申请对总线的控制权。(17)HLDA总线保持响应信号总线保持响应信号输出，高有效，表示CPU响应HOLD 信号，让出总线控制权。5.1 8086的引脚功能的引脚功能24(18)TEST测试信号测试信号输入，低电平有效，与WAIT指令配合使用。WAIT指令TEST有效？执行后续指令YesNo5.1 8086的引脚功能的引脚功能25(19)CLK系统时钟输入信号系统时钟输入信号最大时钟频率为5MHZ，占空比

9、1/3。(20)GND地和地和VCC电源引脚电源引脚VCC：+5直流电源。5.1 8086的引脚功能的引脚功能26（1）QS1和和QS0指令队列状态信号指令队列状态信号输出。这两信号组合起来提供了8086内部指令队列的状态，以便外部对其动作进行跟踪。QS1和QS0编码和对应的队列状态如表2-7所示。表表2-72-7QSQS1 1和和QSQS0 0编码与队列状态编码与队列状态QS1QS0 队列状态001 1010 1空操作取走指令的第一个字节队列空从队列里取出的字节是指令的后续字节5.1 8086的引脚功能的引脚功能28（2）2，1和和 0总线周期状态信号总线周期状态信号输出，三态。这三个状态信

10、号组成的编码表示了当前总线周期是何种操作周期，如表2-8所示。表表2-82-8 2，1和和 0编码总线周期编码总线周期发中断响应信号读I/O端口写I/O端口暂停取指令读存储器写存储器 无源状态0101010 10000111 10011001 1总线周期5.1 8086的引脚功能的引脚功能29（3）总线封锁信号总线封锁信号输出，三态、低电平有效。当此信号为低电平有效时，系统中其他总线主部件不能占有总线。此信号由前缀指令LOCK使其有效，并一直保持到LOCK前缀后面的一条指令执行完毕。另外，在8086的两个中断响应脉冲之间，信号也自动变为有效电平，以防其他总线主部件在中断响应过程中占有总线，使一

11、个完整的中断响应过程被间断。5.1 8086的引脚功能的引脚功能31（4）和和 总线请求总线请求/允许信号允许信号双向。这两个信号可供CPU以外的两个处理器用以发出使用总线的请求信号和接收CPU对总线请求信号的应答信号，总线请求信号和 允 许 信 号 在 同 一 引 脚 上 传 输，但 方 向 相 反。的优先级高于 。5.1 8086的引脚功能的引脚功能32思考题：思考题：8086/8088 有两种工作方式，它们是通过什么有两种工作方式，它们是通过什么方法来实现？在最大模式下其控制信号怎样产方法来实现？在最大模式下其控制信号怎样产生？生？5.1 8086的引脚功能的引脚功能33 指令周期、总线

12、周期和时钟周期指令周期、总线周期和时钟周期指令周期、总线周期和时钟周期指令周期、总线周期和时钟周期指令周期指令周期(Instruction Cycle)：CPU执行一条指令所需要的时间。总线周期总线周期(Bus Cycle)：CPU与外部电路之间进行一次数据传送所需的时间。时钟周期时钟周期(Clock Cycle)：控制CPU基本操作的时钟，是CPU处理动作的最小时间单位，又称T状态。5.2 8086 的总线操作和时序的总线操作和时序 34一个指令周期由一个或若干个总线周期组成，一个总线周期至少包含4个T状态。5.2 8086 的总线操作和时序的总线操作和时序 35一、典型总线周期的时序一、典

13、型总线周期的时序一、典型总线周期的时序一、典型总线周期的时序5.2 8086 的总线操作和时序的总线操作和时序 368086CPU的一个基本总线周期由4个时钟周期（T1T4）组成。时钟周期T也称为T状态，即T1状态、T2状态、T3状态和T4状态。CPU在每个时钟周期（状态）内完成若干基本操作5.2 8086 的总线操作和时序的总线操作和时序 375.2 8086 的总线操作和时序的总线操作和时序T1状态：状态：nCPU向20位地址/状态（A19/S6A16/S3），地址/数据（AD15AD0）分时复用总线上发送读写存储器或I/O端口的地址。n发ALE地址锁存信号n发出存储器/IO读写控制信号M

14、/IO385.2 8086 的总线操作和时序的总线操作和时序T2状态：状态：nCPU低16位地址/数据总线（AD15AD0）切换为数据总线，为读写数据作准备nT2状态总线的高4位（A19/S6A16/S3）上输出本总线周期状态信息S6S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。n发出数据允许信号DENn发出数据发送接受控制信号DT/R395.2 8086 的总线操作和时序的总线操作和时序T3状态状态nCPU在总线的高4位（A19/S6A16/S3）继续输出总线周期状态信号S6S3。在总线的低16位（AD15AD0）地址/数据线上继续发送要写的数据，或者从存储器或I/O端口

15、读入数据n采样READY线，若有效（高电平），则进入T4周期，若无效，则说明外设没准备好，插入Tw周期40TW等待状态：如果被选中的存储器或I/O设备不能及时配合CPU传送数据，则必须通知CPU数据“未准备好”，迫使CPU在T3状态后插入等待状态TW。“未准备好”信号必须在T3前送给CPU。Tw状态状态5.2 8086 的总线操作和时序的总线操作和时序415.2 8086 的总线操作和时序的总线操作和时序T4状态状态n在在T4开始时钟的下降沿，把数据读入到开始时钟的下降沿，把数据读入到CPU或写入到选中的地址单元或写入到选中的地址单元n同时其它状态信号线恢复为初始状态，为执行同时其它状态信号线

16、恢复为初始状态，为执行下一个总线周期做准备下一个总线周期做准备42T1空闲状态：如果在一个总线周期之后，不立即执行下一个总线周期，或者当指令队列是满的，执行部件EU又没有访问总线的要求，这时BIU就处于空闲状态。在空闲状态中，可以包含一个或几个时钟周期。在空闲状态，总线高4位（A19/S6A16/S3）仍输出与前一总线周期相同的状态信号。如果前一个总线周期是写周期，则CPU在总线低16位（AD15AD0）上继续驱动数据信息；如果前一个总线周期是读周期，则总线低16位（AD15AD0）为高阻状态。5.2 8086 的总线操作和时序的总线操作和时序43由上可知，正常情况下，8086CPU的一个基本

17、总线周期由4个时钟周期（T1T4）组成，但当所连接的存储器或I/O设备不能及时配合CPU进行数据的读写时，还要适当增加一个或几个等待状态。5.2 8086 的总线操作和时序的总线操作和时序44二、二、二、二、80868086的读写总线周期的读写总线周期的读写总线周期的读写总线周期图2-21 读总线周期T1T2T3T4一个总线周期CLK地址输出状态输出A19/S6 A16/S3BHE/S7数据输入AD15 AD0ALE低=I/O读，高=存储器读M/IORDDT/RDEN地址输出5.2 8086 的总线操作和时序的总线操作和时序45如果在T3周期前沿的下降沿采样ready信号，若没准备好（低电平）

18、，在T3和T4之间就会插入一个或多个TW等待周期，直到READY变高，转入T4周期，完成读操作。5.2 8086 的总线操作和时序的总线操作和时序4680868086的写总线周期的写总线周期的写总线周期的写总线周期图2-22 写总线周期T1T2T3T4一个总线周期CLK地址输出状态输出A19/S6 A16/S3BHE/S7数据输出AD15 AD0ALE低=I/O写，高=存储器写M/IOWRDT/RDEN地址输出5.2 8086 的总线操作和时序的总线操作和时序4780868086进入和退出保持状态的时序进入和退出保持状态的时序进入和退出保持状态的时序进入和退出保持状态的时序CPU在每一个T状态

19、的上升边沿采样HOLD信号，若有效，则在当前总线周期结束时响应。图2-23 总线保持请求/响应时序T4或T1CLKHOLDHLDAAD15 AD0A19/S6 A16/S35.2 8086 的总线操作和时序的总线操作和时序48中断响应周期中断响应周期中断响应周期中断响应周期CPU在每条指令的最后一个T状态，采样INTR信号，若有效，且IF=1，则CPU在当前指令执行完毕以后响应，进入中断响应周期。图2-25 中断响应周期T1T2T3T4T1T1T2T3T4类型矢量ALEAD0 AD15INTADEN浮空5.2 8086 的总线操作和时序的总线操作和时序49n第一个中断响应周期第一个中断响应周期

20、 T1状态状态：AD15-AD0浮浮空；空；IF=1，给出中断响应信号，给出中断响应信号INTA。n第二个中断响应周期第二个中断响应周期；被响应的外设数据线送；被响应的外设数据线送一个字节的中断矢量类型，一个字节的中断矢量类型，CPU读入后，从读入后，从中断矢量表上找到服务程序的入口地址。中断矢量表上找到服务程序的入口地址。5.2 8086 的总线操作和时序的总线操作和时序50思考题：思考题：软件中断指令会执行中断响应周期否？软件中断指令会执行中断响应周期否？5.2 8086 的总线操作和时序的总线操作和时序515.2 8086 的总线操作和时序的总线操作和时序系统复位与启动系统复位与启动n通

21、过通过RESET引腿上的触发信号来执行。引腿上的触发信号来执行。q 标志寄存器:清零q 指令指针（IP）:0000Hq CS:FFFFHq DS、ES、SS:0000Hq 指令队列 :空q 其它寄存器 :0000H n复位脉冲的有效电平（高）必须超过复位脉冲的有效电平（高）必须超过4个时钟个时钟周期（开启电源引起的复位时间大于周期（开启电源引起的复位时间大于50s）525.2 8086 的总线操作和时序的总线操作和时序n复位后地址总线浮空复位后地址总线浮空n复位后，第一条指令的地址：复位后，第一条指令的地址：q物理地址为 FFFF0+OOOOH（IP中）=FFFFOHq一般在FFFFO中，存放

22、一条段交叉直接JMP指令，转移到系统程序实际开始处。这个程序往往实现系统初始化、引导监控程序或者引导操作系统等功能，这样的程序叫做引导和装配程序。535.3 系系 统统 总总 线线n5.4.1 概述n 总线是用来连接各部件的一组通信线，换言之，总线是一种总线是用来连接各部件的一组通信线，换言之，总线是一种在多于两个模块在多于两个模块(设备或子系统设备或子系统)间传送信息的公共通路。间传送信息的公共通路。（通（通道）道）n 为在各模块之间实现信息共享和交换，总线由传送信息的物为在各模块之间实现信息共享和交换，总线由传送信息的物理介质以及一套管理信息传输的协议所构成。理介质以及一套管理信息传输的协

23、议所构成。n 采用总线结构有两个优点：一是各部件可通过总线交换信息，采用总线结构有两个优点：一是各部件可通过总线交换信息，相互之间不必直接连线，减少了传输线的根数，从而提高了微相互之间不必直接连线，减少了传输线的根数，从而提高了微机的可靠性；二是在扩展微机功能时，只需把要扩展的部件接机的可靠性；二是在扩展微机功能时，只需把要扩展的部件接到总线上即可，使功能扩展十分方便。到总线上即可，使功能扩展十分方便。541.总线的分类总线的分类根据所处的位置不同，总线可以分为：根据所处的位置不同，总线可以分为：(1)片内总线：片内总线：cpu内部内部(2)片总线：元件级总线片总线：元件级总线 (3)内总线（

24、系统总线）：板级总线，插板之内总线（系统总线）：板级总线，插板之间相连间相连 (4)外总线：计算机之间或计算机与仪器之间外总线：计算机之间或计算机与仪器之间相连相连5.3 系系 统统 总总 线线55系统总线一般都做成多个插槽的形式，各插槽相系统总线一般都做成多个插槽的形式，各插槽相同的引脚都连在一起，总线就连到这些引脚上。同的引脚都连在一起，总线就连到这些引脚上。为了工业化生产和能实现兼容，总线实行了标准为了工业化生产和能实现兼容，总线实行了标准化。总线接口引脚的定义、传输速率的设定、驱动能化。总线接口引脚的定义、传输速率的设定、驱动能力的限制、信号电平的规定、时序的安排以及信息格力的限制、信

25、号电平的规定、时序的安排以及信息格式的约定等，都有统一的标准。外总线则使用标准的式的约定等，都有统一的标准。外总线则使用标准的接口插头，其结构和通信约定也都是标准的。接口插头，其结构和通信约定也都是标准的。5.3 系系 统统 总总 线线56总线的数据传输方式总线的数据传输方式 (1)同步式传输：同步式传输：采用系统时钟作为控制数据传采用系统时钟作为控制数据传送的时间标准，统一步伐送的时间标准，统一步伐 (2)异步式传输：异步式传输：采用应答或握手方式传送，不采用应答或握手方式传送，不依赖于公共时钟信号依赖于公共时钟信号 (3)半同步式传输：半同步式传输：采用系统时钟，但不像同步采用系统时钟，但不像同步传输那样传输周期固定传输那样传输周期固定5.3 系系 统统 总总 线线57常见系统总线：常见系统总线：nPC总线总线nISA总线，工业标准总线，用于总线，工业标准总线，用于286/ATnPCI总线，外围部件互联总线，具有总线，外围部件互联总线，具有“即插即插即用即用”功能。功能。nUSB总线总线5.3 系系 统统 总总 线线58