设计专题讲座.pptx

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1、讲座内容RTL编码风格第三方EDA工具的运用高速状态机的设计跨时钟域异步信号传递其他第1页/共110页一、RTL编码风格RTL：寄存器传输级。编码风格：良好的编码风格：保证设计功能的正确；综合出性能更优越的电路；可调试性更好；可维护性和可调试性更好。第2页/共110页一、RTL编码风格代码风格侧重：面向功能；面向综合。面向功能：代码风格确保RTL代码描述与设计的预期功能完全一致。面向综合：代码风格使得综合后的电路具有更好的性能。第3页/共110页一、RTL编码风格模块化设计；同步设计；Verilog Coding Traps；影响性能的编码风格。第4页/共110页一（1）、模块化设计编码风格模

2、块化设计：将复杂设计划分多个层次，每层包含多个模块。第5页/共110页一（1）、模块化设计编码风格1.1 每个模块的输出信号使用寄存器输出。第6页/共110页一（1）、模块化设计编码风格模块输出信号采用寄存器寄存输出：/寄存输出module md_reg_out();output c_reg;reg c_reg;always(posedge clk)c_reg=a&b;endmodule/直接组合逻辑输出module md_nonreg_out();output c;wire c;assign c=a&b;endmodule第7页/共110页一（1）、模块化设计编码风格1.2 路径延时大的输入

3、信号使用寄存器输入。第8页/共110页一（1）、模块化设计编码风格模块输入信号采用寄存器寄存输入：/寄存输入module md_reg_out();input a,b;reg a_r,b_r;always(posedge clk)begin a_r=a;b_r=b;end assign c=a_r+b_r;endmodule/直接输入module md_nonreg_in();input a,b;wire a,b;assign c=a+b;endmodule第9页/共110页一（1）、模块化设计编码风格寄存输入和输出，可能导致接口时序延迟。解决方法：对于模块间是单向数据传递，可以考虑整体延迟所

4、有接口输入或输出信号；如果时序要求不能整体延迟一拍，则考虑预先产生输出组合逻辑，这样输出寄存后就与原时序完全一致；第10页/共110页一（1）、模块化设计编码风格解决输出寄存后时序延时的方法：/寄存输出module md_reg_out();output c_reg;reg c_reg;reg3:0 counter;always(posedge clk)counter=counter+1;always(posedge clk)c_reg=(counter=9);endmodule/直接组合逻辑输出module md_nonreg_out();output c;wire c;reg3:0 cou

5、nter;always(posedge clk)counter=counter+1;assign c=(counter=10);endmodule第11页/共110页一（1）、模块化设计编码风格1.3 模块之间不能有胶连逻辑(Glue Logic)。l上层模块一般只包含模块例化与连接！第12页/共110页一（1）、模块化设计编码风格上层模块例化与连接底层模块：/模块间不包含胶连逻辑module md_top();mod_A A1(.a(a),.b(b),)mod_B B1(.a(a),.b(b),);endmodulemodule mod_A();output a,b;assign b=();

6、endmodule/模块间包含胶连逻辑module md_top();mod_A A1(.a(a),.b(b),)mod_B B1(.a(a),.b(!b),);endmodulemodule mod_A();output a,b;assign b=();endmodule第13页/共110页一（1）、模块化设计编码风格1.1 每个模块的输出信号使用寄存器输出。1.1 路径延时大的输入信号使用寄存器输入。1.1 模块之间不能有胶连逻辑(Glue Logic)。第14页/共110页一（2）、同步设计编码风格同步设计：电路的逻辑行为在统一的时钟边沿进行。异步设计：不依赖于时钟。同步设计：稳定可靠，

7、有效避免毛刺干扰；有利于STA等EDA工具分析和设计等；可移植性好；现代ASIC设计和FPGA设计都推荐同步设计！第15页/共110页一（2）、同步设计编码风格2.1 尽可能采用一个时钟边沿触发寄存器。多个时钟：跨时钟域信号需要正确同步，违背同步设计的原则。同一时钟两个边沿：相邻寄存器建立时间约束更严格！第16页/共110页一（2）、同步设计编码风格2.1.1 FPGA设计避免内部逻辑产生新的时钟。内部逻辑产生的时钟不能走全局时钟网络，因此时钟延时和抖动都比较大，很容易导致时序不满足！采用PLL或DLL产生新的时钟信号。采用时钟使能。第17页/共110页一（2）、同步设计编码风格举例1：时钟分

8、频产生新的时钟。/module-4 counteralways(posedge clk)cnt=cnt+1b1;/divide clockalways(posedge clk)if(cnt=2b11)clk1=1b1;elseclk1=1b0;/reg2 logicalways(posedge clk1)reg2=reg1;分频器导致CLK1时钟延落后CLK时钟沿，从而可能无法满足reg1到reg2的保持时间约束第18页/共110页一（2）、同步设计编码风格正确的做法：将分频后的信号作为时钟使能信号！/module-4 counteralways(posedge clk)cnt=cnt+1b1

9、;/divide clockalways(posedge clk)if(cnt=3b111)reg2_en=1b1;else reg2_en=1b0;/reg2 logicalways(posedge clk)if(reg2_en)reg2=reg1;Reg2触发器也是由CLK触发，时钟skew小，容易满足时序约束第19页/共110页一（2）、同步设计编码风格举例2：内部逻辑门控时钟。/gating clockassign clk_gate=clock&clock_en;/using gated clock always(posedge clk_gate)q=in;简单的时钟门控：（1）毛刺；

10、（2）生成的时钟信号延时大；（3）生成的时钟信号不完整。第20页/共110页一（2）、同步设计编码风格正确的做法：利用门控信号作为时钟使能信号。/using clock enable signalalways(posedge clk)if(enable)q=data;第21页/共110页一（2）、同步设计编码风格改进的时钟门控方法：先寄存门控信号！关键点：采用了下沿锁存门控信号！有效的避免了时钟上升沿时门控信号的出现毛持等问题！第22页/共110页一（2）、同步设计编码风格2.2 延迟应该由触发器来控制。同步信号每经过一级触发器就延迟一个时钟周期。同步电路中的延迟时间应该转化为时钟周期数目。不

11、能通过组合逻辑延迟链来“凑”延迟！第23页/共110页一（2）、同步设计编码风格举例1：在某个信号有效后延时2us产生一个信号。/using delay linesalways(a)begin delay0=a;for(i=0;iMAX;i=i+1);delayi+1=delayi;a_delay=delayMAX;end延时受PVT影响严重！输出容易产生毛刺！第24页/共110页一（2）、同步设计编码风格正确的做法：采用计数产生延时。设TP=10ns,使用计数器，使计数模为d/TP=200,8位计数器即可实现。/using counteralways(posedge clk)begin if

12、(clr)counter=0;else if(state=a_arrvl)counter=counter+1;endalways(posedge clk)if(counter=199)a_delay=1b1;else a_delay=1b0;第25页/共110页一（2）、同步设计编码风格举例2：边沿检测。问题：脉冲宽度取决于逻辑门的延时，随着工艺或工作环境的改变，延时将发生改变，脉冲宽度也将缩短，使得后续电路可能无法识别这个脉冲！第26页/共110页一（2）、同步设计编码风格同步边沿检测电路/register sig1always(posedge clk)sig1_d=sig1;/detect

13、 positive pulseassign sig1_pos_pulse=sig1&(sig1_d);/detect negative pulseassign sig2_neg_pulse=(sig1)&sig1_d;/detect double pulseassign sig2_neg_pulse=sig1 sig1_d;第27页/共110页一（2）、同步设计编码风格2.3 组合逻辑的输出不能没有经过寄存而直接反馈至其输入。组合逻辑环是异步设计。它将引起电路工作不稳定。任何一个反馈环路中都必须包括触发器。第28页/共110页一（2）、同步设计编码风格举例1：环形振荡器器。问题：脉冲宽度取决于

14、逻辑门的延时，随着工艺或工作环境的改变，延时将改变，使生成的脉冲宽度发生改变，从而影响后级电路！第29页/共110页一（2）、同步设计编码风格举例1：在组合逻辑反馈回路上插入寄存器。/divide clock by 2always(posedge clk)clk_div2=clk_div2;第30页/共110页一（2）、同步设计编码风格2.3.1 尽量避免使用锁存器（Latch）。锁存器是电平敏感的存储器。锁存器从电路结构上，也是一个组合逻辑环。锁存器容易传递毛刺，导致电路工作不稳定。FPGA（特别是Altera公司）是基于触发器结构的。LE中可能没有存储器。在FPGA中实现锁存器可能需要多个

15、LE共同实现。第31页/共110页一（2）、同步设计编码风格2.3.2 避免引入意外锁存器。不规范的代码编写容易导致不必要的锁存器。如果确实需要锁存器，那么：2.3.3 通过使用FPGA公司设计的锁存器IP以减少其不利影响。同样需要遵循一定的编码风格。第32页/共110页一（2）、同步设计编码风格举例1：不完整的分支语句赋值引入latch。/if without else infers latchalways(en)if(en)q=data;/case without default infers latchalways(addr)case(addr)2b00:y=1;2b10:y=0;end

16、case;第33页/共110页一（2）、同步设计编码风格举例1：反馈的MUX结构也可能导致latch。/mux with feedbackassign q=sel?d:q;第34页/共110页一（2）、同步设计编码风格在代码中明确例化latch IP遵循FPGA公司规定的编码规范以生成需要的latch。在资源利用报告中，检查有没有生成“安全”的latch。第35页/共110页一（2）、同步设计编码风格举例2：生成安全的latch。/infer D latchalways(enable)if(enable)q=data;/infer RS latchalways(set or reset)if(

17、set)q=1;else if(reset)q=0;第36页/共110页一（2）、同步设计编码风格2.1 尽可能采用一个时钟边沿触发寄存器。2.2 延迟应该由触发器来控制。2.3 组合逻辑的输出不能没有经过寄存而直接反馈至其输入。第37页/共110页一（3）、Verilog Coding TrapsVerilogHDL是硬件描述语言，不同于软件编程语言，例如：C/C+最重要的区别：支持并行描述。必须遵循一定的编码规则才能综合出正确的电路。第38页/共110页一（3）、Verilog Coding Traps3.1 描述组合逻辑的always语句的敏感列表要完全。always语句块中所有出现在条

18、件表达式的输入信号都要在敏感列表中声明。always语句块中所有赋值语句右边的输入信号都要在敏感列表中声明。第39页/共110页一（3）、Verilog Coding Traps不完全的敏感列表导致仿真和综合结果不一致。/incomplete sensitivity listalways(a or b)f=a&b&c/complete sensitivity listalways(a or b or c)f=a&b&c第40页/共110页一（3）、Verilog Coding Traps3.2 always语句块中采用阻塞赋值(=)描述组合逻辑，采用非阻塞赋值(=)描述时序逻辑。LHS RHS

19、 LHS=RHS任何赋值分为两步完成：计算RHS；更新LHS。阻塞赋值先计算RHS，然后马上更新RHS。非阻塞赋值先计算RHS，直到满足一定条件后，同一时刻所有非阻塞赋值才同时更新LHS。第41页/共110页一（3）、Verilog Coding Traps阻塞赋值适合描述顺序执行的行为，例如：组合逻辑。非阻塞赋值适合描述并行执行的行为，例如：在同一时钟边沿触发的寄存器。之所以必须遵循3.2，是为了综合后的电路与功能仿真时一致。第42页/共110页一（3）、Verilog Coding Traps实例：阻塞赋值描述时序逻辑。仿真综合2结果不一致！综合1不同综合工具综合的结果不一致！第43页/共

20、110页一（3）、VerilogHDL Traps实例：阻塞赋值描述时序逻辑综合结果。Syplify7.6综合结果Quartus5.1综合结果第44页/共110页一（3）、Verilog Coding Traps正确的做法：非阻塞赋值描述时序逻辑。仿真和综合结果完全一致！第45页/共110页一（3）、VerilogHDL Traps3.2.1 在同一个always语句块中不能混合使用阻塞和非阻塞描述逻辑。混合使用使得综合器难于推断描述逻辑。面向综合的要求，但对避免功能仿真竞争同样有利。规则3.2.1要求组合逻辑和时序逻辑分开描述。第46页/共110页一（3）、Verilog Coding Tr

21、aps实例：状态机的描述。状态转换：时序逻辑。次态判断：组合逻辑。输出逻辑：组合或者时序逻辑。第47页/共110页一（3）、Verilog Coding Traps好的编码风格1两段式编码：状态转换；次态判断和输出组合逻辑。/state transition logicalways(posedge clk or negedge rst_n)if(!rst_n)state=S0;else state=next_state;/next state logic and output logicalways(state or in1 or in2 or)begin next_state=state;o

22、ut0=0;out1=0;case(state)S0:if(in1)begin next_state=S1;end default:begin next_state=S0;end endcase;end第48页/共110页一（3）、Verilog Coding Traps好的编码风格2三段式编码：状态转换；次态判断；输出时序逻辑。/state transition logicalways(posedge clk or negedge rst_n)if(!rst_n)state=S0;else state=next_state;/next state logicalways(state or i

23、n1 or in2 or)begin next_state=state;case(state)S0:if(in1)next_state=S1;default:next_state=S0;endcase;end/out1 logicalways(posedge clk or negedge rst_n)if(!rst_n)out1=0;else if(state=S1&in2)out1=1;else out1=0;/out2 logicalways(posedge clk or negedge rst_n)if(!rst_n)out2=0;else if(state=S2&in1)out2=1;

24、else out2=0;第49页/共110页一（3）、Verilog Coding Traps3.2.2 同一个信号不能在不同的always块中赋值。在不同always块赋值使得综合器难于推断描述逻辑。面向综合的要求，但对避免功能仿真竞争同样有利。第50页/共110页一（3）、Verilog Coding Traps实例：在不同always块中赋值导致冲突。/第一always块always(posedge clk or negedge rst_n)if(!rst_n)out=0;else if(in1)out=1;else out=0;/第二always块always(posedge clk

25、or negedge rst_n)if(!rst_n)out=0;else if(in2)out=0;else out2=1;/一个always块always(posedge clk or negedge rst_n)if(!rst_n)out=0;else if(in1)out=1;else if(in2)out=0;第51页/共110页一（3）、Verilog Coding Traps3.1 描述组合逻辑的always语句的敏感列表要完全。3.2 always语句块中采用阻塞赋值(=)描述组合逻辑，采用非阻塞赋值(=)描述时序逻辑。第52页/共110页一（4）、影响性能的编码风格不同的编码

26、方式影响综合后电路的指标。指标：性能（时钟频率），面积（LE）和功耗（PowerPlay）。性能影响：串行处理和并行处理；链状结构和树状结构；优先级结构和无优先级结构。多种因素决定编码方式的选择。第53页/共110页一（4）、影响性能的编码风格4.1 if else描述一般产生优先级电路结构。第54页/共110页一（4）、影响性能的编码风格4.1.1 ifelse if语句，如果每个if判断条件不是互拆的，则将综合为优先级结构的电路。always(A or B or C or D or data)if(A)q=data0;else if(B)q=data1;else if(C)q=data2;

27、else if(D)q=data3;elseq=data4;A,B,C,D不是互拆条件！第55页/共110页第56页/共110页一（4）、影响性能的编码风格4.1.2 ifelse if语句，如果每个if判断条件是完全互拆的，则将综合为无优先级结构的电路。always(sel or data)if(sel=2b00)q=data0;else if(sel=2b01)q=data1;else if(sel=2b10)q=data2;else q=data3;与用case结构等效！第57页/共110页一（4）、影响性能的编码风格4.2 case语句一般产生无优先级电路结构。always(sel o

28、r data)case(sel)2b00:q=data0;2b01:q=data1;2b10:q=data2;2b11:q=data3;endcase 第58页/共110页一（4）、影响性能的编码风格4.2.1 如果case语句判断条件不是互拆的，会综合为有优先级结构的电路。always(posedge clk)case(1)ctrl_r0:rout=in_r0;ctrl_r1:rout=in_r1;ctrl_r2:rout=in_r2;ctrl_r3:rout=in_r3;endcasectrl_r0、ctrl_r1、ctrl_r2、ctrl_r3 不是互拆条件！第59页/共110页第60页

29、/共110页一（4）、影响性能的编码风格4.2.1 如果case语句判断条件不是互拆的，会综合为有优先级结构的电路。always(posedge clk)case(1)ctrl_r0:rout=in_r0;ctrl_r1:rout=in_r1;ctrl_r2:rout=in_r2;ctrl_r3:rout=in_r3;endcasectrl_r0、ctrl_r1、ctrl_r2、ctrl_r3 不是互拆条件！第61页/共110页第62页/共110页一（4）、影响性能的编码风格4.3 关键路径不要进行资源共享。资源共享：算术操作（+，-，*）和关系运算符（，）等。资源共享可能导致性能下降。第63

30、页/共110页一（4）、影响性能的编码风格举例：共享加法器。always(A or )begin if(A)temp=D;else temp=E;B=temp+C;end第64页/共110页一（4）、影响性能的编码风格4.4 树状结构用于处理同时到达信号。4.5 链状结构可以用于处理迟到信号。树状结构：无优先级，并行处理。链状结构：优先级，串行处理。第65页/共110页一（4）、影响性能的编码风格举例：多个数相加，sum=A+B+C+D。链状结构实现：sum=A+(B+(C+D)第66页/共110页一（4）、影响性能的编码风格举例：多个数相加，sum=A+B+C+D。树状结构实现：sum=(A

31、+B)+(C+D)第67页/共110页一（4）、影响性能的编码风格4.1 if else描述一般产生优先级电路结构。4.2 case语句一般产生无优先级电路结构。4.3 关键路径不要进行资源共享。4.4 树状结构用于处理同时到达信号。4.5 链状结构可以用于处理迟到信号。第68页/共110页一、RTL编码风格模块化设计；同步设计；Verilog Coding Traps；影响性能的编码风格。第69页/共110页二、第三方EDA工具的运用第三方EDA工具辅助FPGA设计，提高设计性能。仿真验证工具：Mentor公司的ModelSim；设计综合：Synplicity公司的Synplify等；Syn

32、opsys公司的FPGA Express等；Synplify是一款高效综合工具，采用了大量先进技术提高综合效果。第70页/共110页二、第三方EDA工具的运用可集成至Quartus IDE中使用也可单独使用。单独使用Synplify进行综合的流程第71页/共110页第72页/共110页二、第三方EDA工具的运用第一步：建立工程和添加源文件。第73页/共110页二、第三方EDA工具的运用第二步：为设计添加约束。第74页/共110页二、第三方EDA工具的运用第二步：为设计添加约束。时钟约束：频率、周期、上升和下降时间、占空比等；时钟到时钟的约束：不同时钟之间的延迟；输入输出约束：输入或输出相对参考

33、时钟的延迟；寄存器约束：寄存器输入或输出路径的延迟；多周期路径：多个时钟周期完成的逻辑；伪路径：信号不可能实际传递的路径。第75页/共110页二、第三方EDA工具的运用第二步：为设计添加约束。第76页/共110页二、第三方EDA工具的运用第三步：设置综合选项：选择器件，包括器件的映射选项；优化选项，各种可能的综合优化策略；约束选项，全局时钟约束以及约束文件的选择；实现结果，门级网表的格式和用于门级仿真的仿真模型；时序分析报告选项；Verilog语言选项。第77页/共110页二、第三方EDA工具的运用综合优化选项：FSM Compiler：综合有限状态机的强大工具，从代码中分析所使用的FSM，并

34、优化FSM，包括：分析是否存在不可到达的状态或歧义状态转移；选择不同的编码方式等；FSM Explorer：结合FSM Viewer调试FSM的状态转移方式，基于Timing Driven进一步优化FSM；FSM Viewer：图形化显示FSM。第78页/共110页二、第三方EDA工具的运用综合优化选项：Resouse Sharing：共享资源，提高芯片利用率。Retiming：自动插入或移动寄存器以平衡时延；Pipelining：主要运用于算法路径，采用寄存器切割组合逻辑。第79页/共110页二、第三方EDA工具的运用第四步：运行综合，点击Run按钮！第80页/共110页二、第三方EDA工具

35、的运用第五步：分析综合结果。查看LOG文件报告：时序分析、资源利用等；RTL Viewer：查看RTL实现结构框图；Technology Viewer：查看实现后映射到具体FPGA器件的底层结构电路图。第81页/共110页二、第三方EDA工具的运用第五步：采用RTL Viewer分析综合结果。第82页/共110页二、第三方EDA工具的运用第五步：采用Technology Viewer分析综合结果。第83页/共110页二、第三方EDA工具的运用第六步：综合是否满足要求？YES，将生成的门级网表导入FPGA IDE中进行布局布线和生成FPGA 配置文件；NO，分析失败原因，修改设计约束以及综合选项

36、再次综合。第84页/共110页三、高速状态机的设计高速状态机：如何减少次态逻辑和输出逻辑的复杂度？第85页/共110页三、高速状态机的设计3.1状态机类型：Mealy型和Moore型。l如果输出寄存，则可根据需要任意一种类型，否则尽可能选择Moore型状态机。第86页/共110页三、高速状态机的设计状态机输出应该寄存！l如果由于时序配合问题，输出无法寄存，则应该采用Moore型。第87页/共110页三、高速状态机的设计3.2状态数目：状态数目太大时，应该尽可能分割状态机，将之分为几个更小的状态机描述。总线操作：数据读写，配置读写，DMA，burst等复杂操作。分割为几个状态机，减少状态译码的复

37、杂度。主状态机负责一类行为的控制。从状态机负责具体的时序控制。第88页/共110页三、高速状态机的设计3.3状态编码：高速处理建议采用one-hot或Gray码编码。One-hot编码：每个状态对应一位，减少了状态译码的数目。Gray编码：相邻状态转移时状态编码变换最小；安全性和可靠性比较高。注意综合工具的设置！第89页/共110页三、高速状态机的设计3.4状态分配和状态转移：结合工具分析如何设计转移路径以降低逻辑复杂度。取决设计的实际情况。第90页/共110页三、高速状态机的设计3.5分离复杂逻辑：将复杂逻辑从状态机中分离出来，以降低状态译码的复杂度。计数器：提前一拍产生进位信号，寄存后再参

38、与状态/输出译码。第91页/共110页三、高速状态机的设计3.1状态机类型。3.2状态数目。3.3状态编码。3.4状态分配和状态转移。3.5分离复杂逻辑。第92页/共110页三、异步信号的同步复杂系统存在多个时钟域。不同时钟域信号传递必须同步！异步时钟：完全异步：两个时钟域信号频率和相位没有任何确定的关系；部分异步：两个时钟域信号频率可能是一定的倍数关系或者频率相同相位差是固定的。第93页/共110页三、异步信号的同步异步信号导致亚稳态：结论：（1）亚稳态是不可避免的，只能降低其发生概率。（2）亚稳态是不稳定的，在一定的时间后，亚稳态将趋近稳定，即：触发器输出确定的0或者1。第94页/共110

39、页三、异步信号的同步基本同步器：两级触发器级联原理：利用了亚稳态的不稳定性！bdat1进入亚稳态后在一个BCLK时钟周期后可能趋向稳定，因此bdat2是稳定的。第95页/共110页三、异步信号的同步基本同步器的三个问题：基本同步器的输出是电平信号，因此也称为电平同步器。异步输入信号的有效电平必须大于一个时钟周期不能直接用于同步快时钟域的脉冲信号！同步后输出信号的延迟不确定，可能是一个或两个时钟周期 不能直接用于同步多位信号！第96页/共110页三、异步信号的同步脉冲检测同步器：两级触发器级联+脉冲检测器第97页/共110页三、异步信号的同步脉冲同步器：脉冲展宽器+基本同步器+脉冲检测器第98页

40、/共110页三、异步信号的同步脉冲同步器：脉冲展宽器+基本同步器+脉冲检测器第99页/共110页三、异步信号的同步同步多bit异步信号，两种方法：第一种方法：握手法（Handshake）；第二种方法：异步FIFO。第100页/共110页三、异步信号的同步握手法同步多bit异步数据信号：第101页/共110页三、异步信号的同步握手机制：全握手。第102页/共110页三、异步信号的同步握手机制：部分握手。第103页/共110页三、异步信号的同步可靠得握手同步方法：“结绳法”。第104页/共110页三、异步信号的同步异步FIFO：可靠的异步数据传递方式。第105页/共110页三、异步信号的同步FPGA设计建议采用调用FPGA 产商提供的异步FIFO IP。Altera Quartus中通过MegaCores定制需要的异步FIFO IP。第106页/共110页三、异步信号的同步采用相位控制技术解决不完全异步信号传递问题。第107页/共110页三、其他高速计数器的设计。FPGA中的全局复位信号：异步复位，同步撤销！三态总线：只用在芯片管脚上，内部应该使用MUX选择数据！第108页/共110页谢 谢！第109页/共110页感谢您的观看！第110页/共110页