chp系统结构实用.pptx

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1、o8086的内部结构从功能分成两个单元n总线接口单元BIU管理8086与系统总线的接口，负责CPU对存储器和外设进行访问n执行单元EU负责指令的译码、执行和数据的运算o两个单元相互独立，分别完成各自操作o两个单元可以并行执行，实现指令取指和执行的流水线操作2.1 80862.1 8086的结构的结构第1页/共56页一、一、80868086内部结构内部结构 1.指令执行部件EUEU功能:告诉BIU从何处取指令或数据，完成指令译码和执行指令。EU的组成：（1）算术逻辑运算单元ALU（2）标志寄存器FR/PSW（3）寄存器组（4）EU控制器第2页/共56页2.总线接口部件总线接口部件BIUBIUBI

2、U功能:地址形成、取指令、指令排队、读/写操作数和总线控制。向EU提供指令和数据,把EU的处理结果送给存储器或接口。BIU的组成：（1）16位段寄存器 CS 代码段寄存器 DS 数据段寄存器 ES 附加段寄存器 SS 堆栈段寄存器（2）16位指令指针寄存器（3）20位物理地址加法器（4）6字节指令队列（5）总线控制逻辑第3页/共56页二、二、8086CPU8086CPU的寄存器组织的寄存器组织控制逻辑AHALAXBLBHCHCLDHDLBXCXDXSPBPSIDICSDSSSESIP数据寄存器数据寄存器指针及变址寄存器指针及变址寄存器段寄存器段寄存器PSWALUALU寄存器的特殊用途和隐含性质

3、 25页15 8 7 015 015 0第4页/共56页数据寄存器数据寄存器AX(Accumulator)累加器BX(Base)基地址寄存器CX(Count)计数器DX(Data)数据寄存器指针及变址寄存器指针及变址寄存器SP(Stack Pointer)堆栈指针寄存器BP(Base Pointer)基地址指针寄存器SI(Source Index)源变址寄存器DI(Destination Index)目标变址寄存器第5页/共56页段寄存器段寄存器CS(Code Segment)代码段寄存器DS(Data Segment)数据段寄存器ES(Extra Segment)附加段寄存器SS(Stack

4、 Segment）堆栈段寄存器控制寄存器控制寄存器IP(Instruction Pointer)指令指针寄存器PSW(Program Status Word)/FR(Flags)程序状态字/标志寄存器第10页/共56页2.2 80862.2 8086的引脚信号的引脚信号1.数据和地址引脚2.读写控制引脚3.中断请求和响应引脚4.总线请求和响应引脚5.其它引脚第21页/共56页1.数据和地址信号1AD15AD0（Address/Data）n地址/数据分时复用引脚，双向、三态n在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低16位地址A15A0n其他时间用于传

5、送16位数据D15D0 第22页/共56页A19/S6A16/S3（Address/Status）n地址/状态分时复用引脚，输出、三态n这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16n在访问外设的第一个时钟周期全部输出低电平无效n其他时间输出状态信号S6S31.数据和地址信号2第23页/共56页2.读写控制信号ALE（Address Latch Enable）n地址锁存允许，输出、三态、高电平有效nALE引脚高有效时，表示复用引脚：AD15AD0和A19/S6A16/S3正在传送地址信息。n由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来。

6、第24页/共56页2.读写控制信号（续1）M/IO（Memory/Input and Output）n存储器或I/O访问，输出、三态n该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址 n该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址第25页/共56页2.读写控制信号（续2）WR（Write）n写控制，输出、三态、低电平有效n有效时，表示CPU正在写出数据给存储器或I/O端口RD（Read）n读控制，输出、三态、低电平有效n有效时，表示CPU正在从存储器或I/O端口读入数据 第26页/共56页2.读写控制信号（续

7、3）READY n存储器或I/O口就绪，输入、高电平有效n在总线操作周期中，8086 CPU会在第3个时钟周期的前沿测试该引脚n如果测到高有效，CPU直接进入第4个时钟周期n如果测到无效，CPU将插入等待周期TwnCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。第27页/共56页2.读写控制信号（续4）DEN（Data Enable）n数据允许，输出、三态、低电平有效n有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总线的驱动 DT/R（Data Transmit/Receive）n数据发送/接收，输出、三态n该信号表明当前总线上数据

8、的流向n高电平时数据自CPU输出（发送）n低电平时数据输入CPU（接收）第28页/共56页3.中断请求和响应信号INTR（Interrupt Request）n可屏蔽中断请求，输入、高电平有效n有效时，表示请求设备向CPU申请可屏蔽中断n该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽第29页/共56页3.中断请求和响应信号（续1）INTA（Interrupt Acknowledge）n可屏蔽中断响应，输出、低电平有效n有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期。n中断响应周期是连续的两个，每个都发出有效响应信号

9、，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线。第30页/共56页3.中断请求和响应信号（续2）NMI（Non-Maskable Interrupt）n不可屏蔽中断请求，输入、上升沿有效。n有效时，表示外界向CPU申请不可屏蔽中断。n该请求的优先级别高于INTR，并且不能在CPU内被屏蔽。n当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务。第31页/共56页4.4.总线请求和响应信号总线请求和响应信号HOLDn总线保持(即总线请求)，输入、高电平有效n有效时，表示总线请求设备向CPU申请占有总线n该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束

10、，通知CPU收回对总线的控制权 第32页/共56页4.总线请求和响应信号（续1）HLDA（HOLD Acknowledge）n总线保持响应（即总线响应），输出、高电平有效n有效时，表示CPU已响应总线请求并已将总线释放n此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线n待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权 第33页/共56页5.其它信号RESETn复位请求，输入、高电平有效n该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作n8088复位后CSFFFFH、IP0

11、000H，所以程序入口在物理地址FFFF0H，DS=ES=SS=0000H。第34页/共56页5.其它信号（续1）CLK（Clock）n时钟输入n系统通过该引脚给CPU提供内部定时信号。8086的标准工作时钟为5MHznIBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns 第35页/共56页5.其它信号（续2）Vccn电源输入，向CPU提供5V电源GNDn接地，向CPU提供参考地电平MN/MX（Minimum/Maximum）组态选择，输入 接高电平时，8086/8088引脚工作在最小组态；反之，8086/8088工作在最大组态 第36页/共56页5.其它信号（续3）

12、TESTn测试，输入、低电平有效n该引脚与WAIT指令配合使用n当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行n也就是说，WAIT指令使CPU产生等待，直到引脚有效为止n在使用协处理器8087时，通过引脚和WAIT指令，可使8086与8087的操作保持同步 第37页/共56页8088与8086CPU的不同之处n8088的指令队列是4个字节；8086的指令队列是6个字节n8088是准16位处理器；8086是标准16位处理器n8088连接的存储器不分存储体；8086连接的存储器分奇偶存储体第38页/共56页1.存储器分段2.

13、物理地址形成 物理地址物理地址：存储器的绝对地址也称实地址。逻辑地址逻辑地址：程序中使用的地址。物理地址段地址EA(有效地址）段地址（段寄存器）16EA偏移地址/基址变址位移量2.3 8086存储器组织第39页/共56页段寄存器EA=1000H1000段基址10000H11000H物理地址物理地址11002H位移量disp第40页/共56页 例：（DS）=1000H,EA1200H 物理地址（段寄存器）16EA 01000DS+120 01120 0物理地址11200H11200H10000H偏移地址=1200H第41页/共56页地址形成地址形成（36页）操作类型隐含段地址段前缀偏移地址取指令

14、CS无IP堆栈操作SS无SPBP为基址SSCS、DS、ES有效地址EA通用数据操作DSCS、ES、SS有效地址EA源字符串DSCS、ES、SSSI目标字符串ES无DI第42页/共56页二、二、80868086存储器结构存储器结构15 87 0000010000000003000020000500004512K8位奇地址存储体（A0=1)512K8位偶地址存储体（A0=0)FFFFFFFFFE BHE D15D8 D7D0 A0存储器分体结构示意图对准字非对准字第43页/共56页15 87 0000010000000003000020000500004512K8位奇地址存储体（A0=1)512K

15、8位偶地址存储体（A0=0)FFFFFFFFFE BHE D15D8 D7D0 A0存储器分体结构示意图对准字非对准字低高 8086 8086存储器结构存储器结构第44页/共56页BHE A0操作总线使用情况 0 0从偶地址开始读/写1个字AD15AD0 0 1从奇地址开始读/写1个字节AD15AD8 1 0从偶地址开始读/写1个字节AD7AD0 1 1无效 0 1从奇地址开始读/写1个字AD15AD8 1 0AD7AD0BHE、A0的控制作用（37页）第45页/共56页三、堆栈的概念三、堆栈的概念n堆栈主要用于中断及子程序调用。用来存放返回地址、要保护的现场等。n也可以用于数据的暂时保存。第

16、46页/共56页堆栈(Stack)SP栈底栈顶12H34H56H78HSS第47页/共56页2.2.4 80864 8086系统配置系统配置最小模式 最小模式为单处理器系统，系统中所需要的控制信号由CPU直接提供。最大模式 最大模式为多处理器系统，每个处理器执行自己的程序，常用的处理器有数值运算协处理器8087，输入/输出处理器8089。系统中所需的信号由总线控制器8288提供。第48页/共56页最小模式最小模式最大模式最大模式MN/MX接5VMN/MX接地构成单处理器系统构成多处理器系统系统控制信号由CPU提供系统控制信号由总线控制器8288提供最小/最大模式的特点第50页/共56页n时序（

17、Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系。n总线时序描述CPU引脚如何实现总线操作nCPU时序决定系统各部件间的同步和定时2.5 8086CPU时序第51页/共56页复位时各内部寄存器的值标志寄存器清零IP0000HCSFFFFHDS0000HSS0000HES0000HPSW空其它寄存器0000H第52页/共56页时钟周期（Clock Cycle）：CPU时钟频率的倒数，最小时间单位，也称T状态。总线周期（Bus Cycle）：BIU完成一次访问存储器或I/O端口操作所需要的时间，一个总线周期最少由4个时钟周期组成。指令周期（Instruction Cycle）

18、：执行一条指令所需要的时间，一个指令周期由几个总线周期组成。当需要延长总线周期时需要插入等待状态Tw第53页/共56页n任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码。n任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期。n只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期。nCPU响应可屏蔽中断时生成中断响应总线周期。第54页/共56页8086读总线周期（最小模式）50页T1状态：输出20位存储器地址：M/IO输出高电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址。T3和Tw状态检测数据传送是否能够完成。T4状态前沿读取数据，完成数据传送。T2状态输出控制信号RD。第55页/共56页感谢您的欣赏！第56页/共56页