计算机组成原理第四章课后习题及答案-唐朔飞(完整版).pdf

《计算机组成原理第四章课后习题及答案-唐朔飞(完整版).pdf》由会员分享，可在线阅读，更多相关《计算机组成原理第四章课后习题及答案-唐朔飞(完整版).pdf（19页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、文档 第 4 章 存储器 1.解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。答：主存：主存储器，用于存放正在执行的程序和数据。CPU 可以直接进行随机读写，访问速度较高。辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。Cache：高速缓冲存储器，介于 CPU 和主存之间，用于解决 CPU 和主存之间速度不匹配问题。RAM：半导体随机存取存储器，主要用作计算机中的主存。SRAM：静态半导体随机存取存储器。DRAM：动态半导体随机存取存储器。ROM：掩膜式半导体只读存储

2、器。由芯片制造商在制造时写入内容，以后只能读出而不能写入。PROM：可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。EPROM：紫外线擦写可编程只读存储器。需要修改内容时，现将其全部内容擦除，然后再编程。擦除依靠紫外线使浮动栅极上的电荷泄露而实现。EEPROM：电擦写可编程只读存储器。CDROM：只读型光盘。Flash Memory：闪速存储器。或称快擦型存储器。2.计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cach

3、e、主存、硬盘；文档 按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。3.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在 Cache-主存和主存-辅存这两个存储层次上。Cache-主存层次在存储系统中主要对 CPU 访存起加速作用，即从整体运行的效果分析，CPU 访存速度加快，接近于 Cache 的速度，而寻址空间和位价却接近于主存。主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大

4、、位价低的优化效果。主存与 CACHE 之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4.说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间

5、 5.什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为 200ns，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=1/200ns 32 位=160M 位/秒=20MB/秒=5M 字/秒 注意：字长 32 位，不是 16 位。（注：1ns=10-9s）文档 6.某机字长为 32 位，其存储容量是 64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是 64KB 时，按字节编址的寻址范围就是 64K，如按字编址，其寻址范围为：64K/（32/8）=16K 主存字地址和字节地址的分配情况：

6、如图 7.一个容量为 16K32 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K4 位，2K8 位，4K4 位，16K1 位，4K8 位，8K8 位 解：地址线和数据线的总和=14+32=46 根；选择不同的芯片时，各需要的片数为：1K4：（16K32）/（1K4）=168=128 片 2K8：（16K32）/（2K8）=84=32 片 4K4：（16K32）/（4K4）=48=32 片 16K1：（16K32）/（16K1）=132=32 片 4K8：（16K32）/（4K8）=44=16 片 8K8：（16K32）/（8K8）=24=8 片 8

7、.试比较静态 RAM 和动态 RAM。文档 答：略。（参看课件）9.什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷新：对 DRAM 定期进行的全部重写过程；刷新原因：因电容泄漏而引起的 DRAM 所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种：集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在 CPU 访存死时间。分散式：在每个读/写周期之后插入一个刷新周期，无 CPU 访存死时间。异步式：是集中式和分散式的折衷。10.半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译

8、码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11.一个 8K8 位的动态 RAM 芯片，其内部结构排列成 256256 形式，存取周期为 0.1s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：2560.1s=25.6s 采用分散刷新方式刷新间隔为：256（0.1s+0.1s）=51.2s 采用异步刷新方式刷新间隔为:2ms 文档 12.画出用10244

9、位的存储芯片组成一个容量为64K8位的存储器逻辑框图。要求将 64K 分成 4 个页面，每个页面分 16 组，指出共需多少片存储芯片。解：设采用 SRAM 芯片，则：总片数=（64K8 位）/（10244 位）=642=128 片 题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量=总容量/页面数=64K8/4=16K8 位，4 片 16K8 字串联成 64K8 位 组容量=页面容量/组数 =16K8 位/16=1K8 位，16 片 1K8 位字串联成 16K8 位 组内片数=组容量/片容量=1K8 位/1K4 位=2 片，两片 1K

10、4 位芯片位并联成 1K8 位 存储器逻辑框图：（略）。13.设有一个 64K8 位的 RAM 芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数=64K8 位=512K 位=219位；思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成 2 的幂的关系，可较好地压缩线数。设地址线根数为 a，数据线根数为 b，则片容量为：2ab=219；b=219-a；若 a=19，b=1，总和=19+1=20；a

11、=18，b=2，总和=18+2=20；a=17，b=4，总和=17+4=21；a=16，b=8，总和=16+8=24；文档 由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减 1、芯片位数均按 2 的幂变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线=19 根，数据线=1 根；或地址线=18 根，数据线=2 根。14.某 8 位微型机地址码为 18 位，若使用 4K4 位的 RAM 芯片组成模块板结构的存储器，试问：（1）该机所允许的最大主存空间是多少？（2）若每个模块板为 32K8 位，共需几个模块板？（3）每个模块板内共有几片 RAM 芯片？

12、（4）共有多少片 RAM？（5）CPU 如何选择各模块板？解：（1）该机所允许的最大主存空间是：218 8 位=256K8 位=256KB（2）模块板总数=256K8/32K8=8 块（3）板内片数=32K8 位/4K4 位=82=16 片（4）总片数=16 片8=128 片（5）CPU 通过最高 3 位地址译码输出选择模板，次高 3 位地址译码输出选择芯片。地址格式分配如下：15.设 CPU 共有 16 根地址线，8 根数据线，并用（低电平有效）作访存控制信号，作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K8 位，4K4 位，8K8 位），RAM（1K4 位，2K8

13、 位，4K8位），及 74138 译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出 CPU 和存储芯片的连接图。要求：（1）最小 4K 地址为系统程序区，409616383 地址范围为用户程序区。文档（2）指出选用的存储芯片类型及数量。（3）详细画出片选逻辑。解：（1）地址空间分配图：系统程序区（ROM 共 4KB）：0000H-0FFFH 用户程序区（RAM 共 12KB）：1000H-3FFFH（2）选片：ROM：选择 4K4 位芯片 2 片，位并联 RAM：选择 4K8 位芯片 3 片，字串联(RAM1 地址范围为:1000H-1FFFH,RAM2 地址范围为 2000

14、H-2FFFH,RAM3 地址范围为:3000H-3FFFH)（3）各芯片二进制地址分配如下：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ROM1,2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 RAM1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 RAM2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1

15、1 1 1 1 1 RAM3 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 CPU 和存储器连接逻辑图及片选逻辑 图略 16.CPU 假设同上题，现有 8 片 8K8 位的 RAM 芯片与 CPU 相连，试回答：（1）用 74138 译码器画出 CPU 与存储芯片的连接图；（2）写出每片 RAM 的地址范围；（3）如果运行时发现不论往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根据（1）的连接图，若出现地址线 A13 与 CPU 断线，并搭接到高电平上，将

16、出现什么后果？解：（1）CPU 与存储器芯片连接逻辑图 图略 文档 （2）地址空间分配图：RAM0：0000H1FFFH RAM1：2000H3FFFH RAM2：4000H5FFFH RAM3：6000H7FFFH RAM4：8000H9FFFH RAM5：A000HBFFFH RAM6：C000HDFFFH RAM7：E000HFFFFH（3）如果运行时发现不论往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片(RAM5)都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有：1）该片的端与端错连或短路；

17、2）该片的端与 CPU 的端错连或短路；3）该片的端与地线错连或短路。（4）如果地址线 A13 与 CPU 断线，并搭接到高电平上，将会出现 A13 恒为“1”的情况。此时存储器只能寻址 A13=1 的地址空间(奇数片)，A13=0 的另一半地址空间（偶数片）将永远访问不到。若对 A13=0 的地址空间（偶数片）进行访问，只能错误地访问到 A13=1 的对应空间(奇数片)中去。17.写出 1100、1101、1110、1111 对应的汉明码。解：有效信息均为 n=4 位，假设有效信息用 b4b3b2b1 表示 校验位位数 k=3 位，（2k=n+k+1）文档 设校验位分别为 c1、c2、c3，

18、则汉明码共 4+3=7 位，即：c1c2b4c3b3b2b1 校验位在汉明码中分别处于第 1、2、4 位 c1=b4b3b1 c2=b4b2b1 c3=b3b2b1 当有效信息为 1100 时，c3c2c1=110,汉明码为 0111100。当有效信息为 1101 时，c3c2c1=001,汉明码为 1010101。当有效信息为 1110 时，c3c2c1=000,汉明码为 0010110。当有效信息为 1111 时，c3c2c1=111,汉明码为 1111111。18.已知收到的汉明码（按配偶原则配置）为 1100100、1100111、1100000、1100001，检查上述代码是否出错？

19、第几位出错？解：假设接收到的汉明码为：c1c2b4c3b3b2b1 纠错过程如下：P1=c1b4b3b1 P2=c2b4b2b1 P3=c3b3b2b1 如果收到的汉明码为 1100100，则 p3p2p1=011，说明代码有错，第 3 位（b4）出错，有效信息为：1100 如果收到的汉明码为 1100111，则 p3p2p1=111，说明代码有错，第 7 位（b1）出错，有效信息为：0110 如果收到的汉明码为 1100000，则 p3p2p1=110，说明代码有错，第 6 位（b2）出错，有效信息为：0010 如果收到的汉明码为 1100001，则 p3p2p1=001，说明代码有错，第

20、1 位（c1）出错，有效信息为：0001 文档 19.已经接收到下列汉明码，分别写出它们所对应的欲传送代码。（1）1100000（按偶性配置）（2）1100010（按偶性配置）（3）1101001（按偶性配置）（4）0011001（按奇性配置）（5）1000000（按奇性配置）（6）1110001（按奇性配置）解：（一）假设接收到的汉明码为 C1C2B4C3B3B2B1，按偶性配置则：P1=C1B4B3B1 P2=C2B4B2B1 P3=C3B3B1（1）如接收到的汉明码为 1100000，P1=1000=1 P2=1000=1 P3=000=0 P3P2P1=011，第 3 位出错，可纠正为

21、 1110000，故欲传送的信息为 1000。（2）如接收到的汉明码为 1100010，P1=1000=1 P2=1010=0 P3=000=0 P3P2P1=001，第 1 位出错，可纠正为 0100010，故欲传送的信息为 0010。（3）如接收到的汉明码为 1101001，P1=1001=0 文档 P2=1001=0 P3=101=0 P3P2P1=000，传送无错，故欲传送的信息为 0001。（二）假设接收到的汉明码为 C1C2B4C3B3B2B1，按奇性配置则：P1=C1B4B3B11 P2=C2B4B2B11 P3=C3B3B11（4）如接收到的汉明码为 0011001，P1=01

22、011=1 P2=01011=1 P3=1011=1 P3P2P1=111，第 7 位出错，可纠正为 0011000，故欲传送的信息为 1000。（5）如接收到的汉明码为 1000000，P1=10001=0 P2=01001=0 P3=0001=1 P3P2P1=100，第 4 位出错，可纠正为 1001000，故欲传送的信息为 0000。（6）如接收到的汉明码为 1110001，P1=11011=0 P2=11011=0 P3=0011=0 P3P2P1=000，传送无错，故欲传送的信息为 1001。文档 20.欲传送的二进制代码为 1001101，用奇校验来确定其对应的汉明码，若在第6

23、位出错，说明纠错过程。解：欲传送的二进制代码为 1001101，有效信息位数为 n=7 位，则汉明校验的校验位为 k 位，则：2k=n+k+1，k=4，进行奇校验设校验位为 C1C2C3C4，汉明码为 C1C2B7C3B6B5B4C4B3B2B1，C1=1B7B6B4B3B1=110111=1 C2=1B7B5B4B2B1=110101=0 C3=1B6B5B4=1001=0 C4=1B3B2B1=1101=1 故传送的汉明码为 10100011101，若第 6 位(B5)出错，即接收的码字为10100111101，则 P1=1C1B7B6B4B3B1=1110111=0 P2=1C2B7B5

24、B4B2B1=1011101=1 P3=1C3B6B5B4=10011=1 P4=1C4B3B2B1=11101=0 P4P3P2P1=0110 说明第 6 位出错，对第 6 位取反即完成纠错。21.为什么在汉明码纠错过程中，新的检测位 P4P2P1 的状态即指出了编码中错误的信息位？答：汉明码属于分组奇偶校验，P4P2P1=000，说明接收方生成的校验位和收到的校验位相同，否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校验，若果校验位出错，P4P2P1 的某一位将为 1，刚好对应位号 4、2、1；若果有效信息出错，将引起 P4P2P1 中至少两位为 1，如 B

25、1 出错，将使 P4P1 均为 1，P2=0,P4P2P1=101,22.某机字长 16 位，常规的存储空间为 64K 字，若想不改用其他高速的存储芯片，而使访存速度提高到 8 倍，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到 8 倍，可采取八体交叉存取技术，8 体交叉访问时序图略。文档 23.设 CPU 共有 16 根地址线，8 根数据线，并用作为访问存储器或 I/O 的控制信号（高电平为访存，低电平为访 I/O），（低电平有效）为写命令，（低电平有效）为读命令。设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。现有下图所示的存储器芯片和 13

26、8 译码器。画出 CPU 和存储器芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。解：8 体低位交叉并行存储器的每个存储体容量为 64KB/8=8KB，因此应选择8KBRAM 芯片，芯片地址线 12 根（A0-A12），数据线 8 根（D0-D7），用 138 译码器进行存储体的选择。图略 24.一个 4 体低位交叉的存储器，假设存储周期为 T，CPU 每隔 1/4 存取周期启动一个存储体，试问依次访问 64 个字需多少个存取周期？解：4 体低位交叉的存储器的总线传输周期为，=T/4，依次访问 64 个字所需时间为：t=T+(64-1)=T+63T/4=16

27、.75T 25.什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大(大约 5:1)。存储系统中Cache-主存层次和主存-辅存层次均采用了程序访问的局部性原理。文档 26.计算机中设置 Cache 的作用是什么？能否将 Cache 的容量扩大，最后取代主存，为什么？答：计算机中设置 Cache 的作用是解决 CPU 和主存速度不匹配问题。不能将 Cache 的容量扩大取代主存，原因是:（

28、1）Cache 容量越大成本越高，难以满足人们追求低价格的要求；（2）如果取消主存，当 CPU 访问 Cache 失败时，需要将辅存的内容调入 Cache 再由 CPU 访问，造成 CPU 等待时间太长，损失更大。27.Cache 做在 CPU 芯片内有什么好处？将指令 Cache 和数据 Cache 分开又有什么好处？答：Cache 做在 CPU 芯片内主要有下面几个好处：（1）可提高外部总线的利用率。因为 Cache 在 CPU 芯片内，CPU 访问 Cache 时不必占用外部总线。（2）Cache 不占用外部总线就意味着外部总线可更多地支持 I/O 设备与主存的信息传输，增强了系统的整体

29、效率。（3）可提高存取速度。因为 Cache 与 CPU 之间的数据通路大大缩短,故存取速度得以提高。将指令 Cache 和数据 Cache 分开有如下好处：1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。2）指令 Cache 可用 ROM 实现，以提高指令存取的可靠性。3）数据 Cache 对不同数据类型的支持更为灵活，既可支持整数（例 32 位），也可支持浮点数据（如 64 位）。补充：Cache 结构改进的第三个措施是分级实现，如二级缓存结构，即在片内 Cache（L1）和主存之间再设一个片外Cache（L2），片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主

30、存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度。28.设主存容量为 256K 字，Cache 容量为 2K 字，块长为 4。（1）设计 Cache 地址格式，Cache 中可装入多少块数据？文档（2）在直接映射方式下，设计主存地址格式。（3）在四路组相联映射方式下，设计主存地址格式。（4）在全相联映射方式下，设计主存地址格式。（5）若存储字长为 32 位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。解：（1）Cache 容量为 2K 字，块长为 4，Cache 共有 2K/4=211/22=29=512 块，Cache 字地址 9 位，字块内地址为 2 位 因此，C

31、ache 地址格式设计如下：Cache 字块地址（9 位）字块内地址（2 位）（2）主存容量为 256K 字=218字，主存地址共 18 位，共分 256K/4=216块，主存字块标记为 18-9-2=7 位。直接映射方式下主存地址格式如下：主存字块标记（7 位）Cache 字块地址（9 位）字块内地址（2 位）（3）根据四路组相联的条件，一组内共有 4 块，得 Cache 共分为 512/4=128=27组，主存字块标记为 18-7-2=9 位，主存地址格式设计如下：主存字块标记（9 位）组地址（7 位）字块内地址（2 位）（4）在全相联映射方式下，主存字块标记为 18-2=16 位，其地址

32、格式如下：主存字块标记（16 位）字块内地址（2 位）（5）若存储字长为 32 位，存储器按字节寻址，则主存容量为 256K*32/8=220B，Cache 容量为 2K*32/4=214B，块长为 4*32/8=16B=24B，字块内地址为 4 位，在直接映射方式下，主存字块标记为 20-9-4=7 位，主存地址格式为：主存字块标记（7 位）Cache 字块地址（9 位）字块内地址（4 位）在四路组相联映射方式下，主存字块标记为 20-7-4=9 位，主存地址格式为：文档 主存字块标记（9 位）组地址（7 位）字块内地址（4 位）在全相联映射方式下，主存字块标记为 20-4=16 位，主存地

33、址格式为：主存字块标记（16 位）字块内地址（4 位）29.假设 CPU 执行某段程序时共访问 Cache 命中 4800 次，访问主存 200 次，已知 Cache 的存取周期为 30ns，主存的存取周期为 150ns，求 Cache 的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍？解：Cache 被访问命中率为：4800/(4800+200)=24/25=96%则 Cache-主存系统的平均访问时间为：ta=0.96*30ns+(1-0.96)*150ns=34.8ns Cache-主存系统的访问效率为：e=tc/ta*100%=30/34.8*100%

34、=86.2%性能为原来的 150ns/34.8ns=4.31 倍，即提高了 3.31 倍。30.一个组相连映射的 CACHE 由 64 块组成，每组内包含 4 块。主存包含 4096块，每块由 128 字组成，访存地址为字地址。试问主存和高速存储器的地址各为几位？画出主存地址格式。解：cache 组数：64/4=16，Cache 容量为：64*128=213字，cache 地址 13 位 主存共分 4096/16=256 区，每区 16 块 主存容量为：4096*128=219字，主存地址 19 位，地址格式如下：主存字块标记（8 位）组地址（4 位）字块内地址（7 位）31.设主存容量为 1

35、MB，采用直接映射方式的 Cache 容量为 16KB，块长为 4，每字 32 位。试问主存地址为 ABCDEH 的存储单元在 Cache 中的什么位置？解：主存和 Cache 按字节编址，Cache 容量 16KB=214B，地址共格式为 14 位，分为 16KB/(4*32/8B)=210块，每块4*32/8=16B=24B，Cache 地址格式为：Cache 字块地址（10 位）字块内地址（4 位）文档 主存容量 1MB=220B，地址共格式为 20 位，分为 1MB/(4*32/8B)=216块，每块 24B，采用直接映射方式，主存字块标记为 20-14=6 位，主存地址格式为：主存字

36、块标记（6 位）Cache 字块地址（10 位）字块内地址（4 位）主存地址为 ABCDEH=1010 1011 1100 1101 1110B，主存字块标记为 101010，Cache字块地址为 11 1100 1101，字块内地址为 1110，故该主存单元应映射到 Cache的101010块的第1110字节，即第42块第14字节位置。或者在Cache的第11 1100 1101 1110=3CDEH 字节位置。32.设某机主存容量为 4MB，Cache 容量为 16KB，每字块有 8 个字，每字 32 位，设计一个四路组相联映射（即 Cache 每组内共有 4 个字块）的 Cache 组织

37、。（1）画出主存地址字段中各段的位数。（2）设 Cache 的初态为空，CPU 依次从主存第 0，1，2，89 号单元读出 90个字（主存一次读出一个字），并重复按此次序读 8 次，问命中率是多少？（3）若 Cache 的速度是主存的 6 倍，试问有 Cache 和无 Cache 相比，速度约提高多少倍？解：（1）根据每字块有 8 个字，每字 32 位（4 字节），得出主存地址字段中字块内地址为 3+2=5 位。根据 Cache 容量为 16KB=214B，字块大小为 8*32/8=32=25B，得 Cache 地址共 14位，Cache 共有 214-5=29块。根据四路组相联映射，Cach

38、e 共分为 29/22=27组。根据主存容量为 4MB=222B，得主存地址共 22 位，主存字块标记为 22-7-5=10 位，故主存地址格式为：主存字块标记（10 位）组地址（7 位）字块内地址（5 位）（2）由于每个字块中有 8 个字，而且初态为空，因此 CPU 读第 0 号单元时，未命中，必须访问主存，同时将该字所在的主存块调入 Cache 第 0 组中的任一块内，接着 CPU 读第 17 号单元时均命中。同理，CPU 读第 8，16，88 号时均未命中。可见，CPU 在连续读 90 个字中共有 12 次未命中，而后 8 次循环读 90 个字全部命中，命中率为：文档（3）设 Cache

39、 的周期为 t，则主存周期为 6t，没有 Cache 的访问时间为 6t*90*8，有 Cache 的访问时间为 t（90*8-12）+6t*12，则有 Cache 和无 Cache 相比，速度提高的倍数为：33简要说明提高访存速度可采取的措施。答：提高访存速度可采取三种措施：（1）采用高速器件。即采用存储周期短的芯片，可提高访存速度。（2）采用 Cache。CPU 最近要使用的信息先调入 Cache，而 Cache 的速度比主存快得多，这样 CPU 每次只需从 Cache 中读写信息，从而缩短访存时间，提高访存速度。（3）调整主存结构。如采用单体多字或采用多体结构存储器。38.磁盘组有 6

40、片磁盘，最外两侧盘面可以记录，存储区域内径 22cm，外径 33cm，道密度为 40 道/cm，内层密度为 400 位/cm，转速 3600 转/分，问：（1）共有多少存储面可用？（2）共有多少柱面？（3）盘组总存储容量是多少？（4）数据传输率是多少？解：（1）共有：62=12 个存储面可用。（2）有效存储区域=（33-22）/2=5.5cm 柱面数=40 道/cm 5.5=220道（3）内层道周长=p22=69.08cm 道容量=400 位/cm69.08cm=3454B 面容量=3454B220道=759，880B 文档 盘组总容量=759，880B 12 面=9，118，560B（4）转

41、速=3600 转/60 秒=60 转/秒 数据传输率=3454B 60 转/秒=207，240 B/S 39.某磁盘存储器转速为 3000 转/分，共有 4 个记录盘面，每毫米 5 道，每道记录信息 12 288 字节，最小磁道直径为 230mm，共有 275 道，求：（1）磁盘存储器的存储容量。（2）最高位密度（最小磁道的位密度）和最低位密度。（3）磁盘数据传输率。（4）平均等待时间。解：（1）存储容量=275 道12 288B/道4 面=13 516 800B（2）最高位密度=12 288B/（p230）=17B/mm=136 位/mm（向下取整）最大磁道直径=230mm+2275 道/(5 道/mm)=230mm+110mm=340mm 最低位密度=12 288B/(p340)=11B/mm=92 位/mm（向下取整）（3）磁盘数据传输率=12 288B 3000 转/分=12 288B 50 转/秒=614 400B/s（4）平均等待时间=1s/50/2=10ms