第-7-章--存储器系统-微型计算机原理与应用-教学课件.ppt

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1、7.1 概述概述7.2 读写存储器读写存储器RAM7.3 只读存储器只读存储器ROM7.4 存储器的组成存储器的组成7.5 高速缓冲存储器高速缓冲存储器7.6 磁盘存储器磁盘存储器第第 7 章章 存储器系统存储器系统返回主目录第第 7 章章 存存 储储 器器 系系 统统7.1 概述概述通过前几章的讨论，我们对存储器的功能已经有了初步的了解。有了存储器，计算机才具有记忆功能，从而实现程序存储，使计算机能够自动高速地进行各种复杂的运算。存储器系统是微机系统中重要的分系统。存储器系统由内存储器和外存储器两部分组成。图7.1是微机系统中存储器系统组成的示意图。内存储器用来存放当前运行的程序和数据，一般

2、由一定容量的速度较高的存储器组成，CPU可直接用指令对内存储器进行读/写操作。在微机中，内存储器是由半导体存储器芯片组成。内存储器也称为主存储器，或简称为存储器。外存储器是CPU通过I/O接口电路才能访问的存储器，其特点是存储容量大、速度较低，又称海量存储器或二级存储器。外存储器用来存放当前暂时不用的程序和数据。CPU不能直接用指令对外存储器进行读/写操作，如要执行外存储器存放的程序，必须先将该程序由外存储器调入内存储器。在微机中常用硬磁盘、软磁盘和磁带作为外存储器。目前微机中作为内存储器的半导体存储器，其主要特点是采用大规模集成电路技术构成单个芯片形式或者大容量的条形动态存储器(SIMMDR

3、AM)形式，因而使用方便，价格较低。半导体存储器按存取方式不同，分为读写存储器RAM(RandomAccessMemory)和只读存储器ROM(ReadOnlyMemory)。读写存储器指机器运行期间可读、可写的存储器。掩 模 式 ROM(简 称 ROM)、可 编 程 只 读 存 储 器PROM(Programmale ROM)和 可 擦 可 编 程 只 读 存 储 器EPROM(ErasableProgrammableROM)。只读存储器电路比RAM简单，故集成度高，成本也低。其最大优点是所存信息能长期保存，当电源断电时，ROM中的信息不会消失，通电后立即可以使用，是非易失性的。因此，通常用

4、ROM存放引导装入程序，系统每次加电立即进入ROM区的程序，在执行引导装入程序时把存在磁盘或其它外存储器上的程序和数据装入内存并启动其它程序运行。ROM还可以存放一些不需改变的其它程序和数据。在微型计算机的存储器中，既有RAM模块，又有ROM模块。半导体存储器的制造工艺多种多样。根据工艺不同，半导体存储器又分为双极型TTL逻辑、发射极耦合(ECL)逻辑、NMOS、CMOS、HMOS等几种存储电路形式。半导体存储器技术性能指标主要有以下几项：1)存储容量存储容量是存储器的一个重要指标。存储容量是指存储器可以存储的二进制信息量，它一般是以能存储的字数乘以字长表示的。即存储容量=字数字长如一个存储器

5、能存4096个字，字长16位，则存储容量可用409616表示。微型计算机中的存储器几乎都是以字节(8位)进行编址的，也就是说总认为一个字节是“基本”的字长，所以常常只用可能存储的字节数来表示存储容量。存储器存储的字节数常常很大，如16384、32768、65536，为了表示方便，常常以1024为1K，以KB为存储容量的单位，这样上述3个存储器的存储容量可分别表示为16KB、32KB和64KB。显然，存储容量是反映存储器存储能力的指标。2)最大存取时间存储器的存取时间定义为存储器从接收到寻找存储单元的地址码开始，到它取出或存入数据为止所需的时间。通常手册上给出这个参数的上限值，称为最大存取时间。

6、显然，它是说明存储器工作速度的指标。最大存取时间愈短，计算机的工作速度就愈快。半导体存储器的最大存取时间为十几ns到几百ns。7.2 读写存储器读写存储器RAM由于MOS集成电路工艺简单、功耗低、集成度高、价格便宜，所以广泛地用作半导体存储器。下面我们介绍MOS器件的读写存储器RAM，按其信息存储方式可分为静态RAM和动态RAM两大类。7.2.1 静态静态RAM1.基本存储电路基本存储电路基本存储电路用来存储1位二进制信息(0或1)，它是组成存储器的基础。图7.2给出了静态MOS6管基本存储电路。T-1,T-3及T-2,T-4两个NMOS反相器交叉耦合组成双稳态触发器电路。其中T-3,T-4为

7、负载管，T-1,T-2为反相管，T-5,T-6为选通管。T-1和T-2的状态决定了存储的1位二进制信息。写操作：当写控制信号为高电平而读控制信号为低电平时，三态门1和2导通，三态门3断开，可进行写操作。若数据线为高电平，则三态门2输出的高电平通过T8,T6加至T1的栅极，具有反相的三态门1输出低电平通过T7,T5加至T2的栅极。不管T1,T2原来状态如何，迫使T1导通、T2截止，使触发器置成1状态。若数据线为低电平时，则与上述情况相反，迫使T1截止，T2导通，使触发器置成0状态。2.RAM原理原理利用基本存储电路排成阵列，再加上地址译码电路和读写控制电路就可以构成读写存储器。下面以4行4列的1

8、6个基本存储电路构成161静态RAM为例来说明RAM原理，见图7.3。这是一个161的存储器(即一共16个字，而每个字仅为1位)，它由以下几部分组成：(1)16个基本存储电路(图7.2中虚线以上部分)组成的44存储矩阵；(2)2套(行与列)地址译码电路；(3)4套列开关管(即图7.2中的T7,T8，这里每个列方向4个基本存储电路共用一套)；(4)一套读写控制电路。该存储器的控制信号有两个，一个为片选信号 (ChipSelect)，低电平有效，用来选择应访问的芯片。有效时，该芯片被选中，才能进行读写操作。另一个是写允许信号(WriteEnable)或读写控制信号R/(Read/Write)，规定

9、低电平时存储器进行写操作；高电平时存储器进行读操作。数据线为一条，双向，三态。当给定地址码以后，例如A3A2A1A0=0000,则A1A0经行地址译码电路使0行线为高电平，A3A2经列地址译码电路使0列线为高电平，于是0基本存储电路被选中。这时若为高电平，不管为什么状态，读控制、写控制均为低电平，三态门1、2、3均断开，该片不工作；若为低电平且为低电平时，写控制为高电平，可进行写操作；若为低电平且为高电平时，读控制为高电平，可进行读操作。同理，当地址码A3A2A1A0=0100时，4基本存储电路被选中；当A3A2A1A0=1100时，12基本存储电路被选中。有一组数据线，有的芯片输入输出数据线

10、是共用的(双向、三态)，有的芯片输入数据线和输出数据线是分开的(单向、三态)。共用数据线或者输入(或输出)数据线的条数决定每个存储单元的位数。芯片的控制信号线通常有片选信号 (ChipSelect)或片允许信号(ChipEnable)；输出允许信号(OutputEnable)；读/写控制信号(Read/Write)或写允许信号(WriteEnable)。当存储器模块由多个RAM芯片组成时，(或)用来选择应访问的存储器芯片；用来控制存储器芯片的输出三态缓冲器，从而使微处理器(作为存储器的控制部件)能直接管理存储器是否输出，避免争夺总线。(或)用来控制被(或)信号选中的存储器芯片是进行读操作还是写

11、操作。通常符号、等都表示低电平有效，而符号CE、CS、OE等都表示高电平有效。至于(或)信号，高电平时存储器进行读操作，低电平时存储器进行写操作。各种存储器芯片的控制信号设置情况常常不同，使用时必须参照产品使用手册进行具体分析。3.Intel 2114 NMOS静态静态RAMIntel2114为1K4SRAM，单一的+5V电源，所有的输入端和输出端都与TTL电路兼容。它的结构框图、引脚排列和逻辑符号见图7.4。2114SRAM芯片的地址输入端10个(A0A9)，在片内可以寻址 210=1 K个存储单元。4 位共用的数据输入/输出端(I/O1I/O4)采用三态控制，即每个存储单元可存储4位二进制

12、信息，故2114芯片的容量为1K4。芯片中共有4096个6管NMOS静态基本存储电路，它们排成6464矩阵。10条地址线中的A3A8通过行地址译码电路产生64条行选择线，对存储矩阵的行线进行控制；另外4条地址线A0,A1,A2和A9通过列地址译码电路对存储矩阵的列线进行控制(共16条列线，但每条列线同时接至4位，所以实际为64列)。该芯片只有一个片选端和一个写允许控制端。存储器芯片内部数据线通过I/O电路以及输入、输出三态门与外部数据总线相连，并受片选信号和写允许信号的控制。当和为低电平时，输入三态门导通，信息由外部数据总线写入存储器；当为低电平，而为高电平时，则输出三态门打开，从存储器读出的

13、信息送至外部数据总线。而当为高电平时，不管为何种状态，该存储器芯片不读出也不写入，而是处于静止状态并与外部总线完全隔断。对于读操作而言，输出数据有效后不能立即改变地址输入信号而开始另一次读操作。这是因为在下一次存储器操作之前，器件需要一定的时间来完成内部操作，这段时间叫作读恢复时间。存取时间和读恢复时间之和叫作存储器读周期时间。从一次读操作的开头到下一个存储器周期开始之间的时间不应小于存储器读周期时间。图7.5(a)是存储器读周期的时序。在读周期开始处的A点，加上地址信号并保持稳定，直到读周期结束。为了减小存取时间，在B点前应提供信号。在C点后数据输出变为有效，并一直保持到地址和芯片片选信号变

14、化为止。写允许信号在读周期时序图中未给出，它在整个读周期中应保持为高电平。存储器写周期时间的定义与读周期时间相似，但不完全相同。图7.5(b)所示为典型写周期的时序。写周期中除了要加地址输入信号和芯片片选信号外，还要在线上加一个低电平有效的写入脉冲，并提供要写入的数据。数据输入的时序要求不太严格，只要在整个写周期中保持稳定即可。但对于写脉冲却有两个严格的时序要求：地址建立时间和写脉冲宽度。地址建立时间就是地址状态达到稳定的时间，在经过这段时间之后才能加入写脉冲。图7.5(b)中，地址建立时间是A点和B点之间的那段时间。写脉冲宽度定义为写脉冲必须保持有效(低电平)状态的那段时间。写周期时间是A点

15、和D点之间的那段时间，是地址稳定时间、脉冲宽度及写恢复时间之和。有些存储器器件的读写恢复时间可以为零。7.2.2 动态动态RAM与上面介绍的静态RAM相似，动态RAM存储器器件内的基本存储电路也是按行和列组成矩阵的，基本区别在于存储电路不同。与静态RAM中信息的存储方式不同，动态RAM是利用MOS管栅源间的极间电容来存储信息的。当电容充有电荷时，称存储的信息为1；电容上没有电荷时，称存储的信息为0。由于电容上存储的电荷不能长时间保存，总会泄漏，因此必须定时地给电容补充电荷，这称为“刷新”或“再生”。1.动态动态RAM基本存储电路基本存储电路常用的动态基本存储电路有4管型和单管型两种，其中单管型

16、由于集成度高而愈来愈被广泛采用。我们这里以单管基本存储电路为例说明。图7.6所示为一个NMOS单管动态基本存储电路，它由一个管子T和一个电容C构成。这个基本存储电路所存储的内容是0还是1是由电容上是否充有电荷来决定。图中刷新放大器为同一列所有基本存储电路共用。在执行读操作时，译码器对行地址(低位地址)译码，使对应行选择线变为高电平。处于该行选择线控制下的该行上所有基本存储电路的开关管T都导通。这样，各列的刷新放大器便可读取相应电容上的电压电平，形成1或0信号。列地址(高位地址)允许选中的一行中的一个基本存储电路输出。在这个过程中，整个一行上所有的电容都会受到干扰。为保持存储的信息不变，由刷新放

17、大器对该行中的各基本存储电路按读取的状态进行重写。在执行写操作时也与此类似，只是输入数据被存入选中的那个基本存储电路中，而该行的其它基本存储电路只单纯地进行刷新。2.Intel 2118 HMOS动态动态RAMIntel2118为16K1动态RAM，采用HMOS工艺，单管动态基本存储电路，单一的+5V电源，最大的工作/维持功耗为150/110mW，所有的输入、输出引脚都与TTL电路兼容2118共有16个引脚，其结构框图、引脚排列及逻辑符号如图7.7所示。它的地址码的输入和控制方式不同于前面讨论的静态RAM。2118是16K1的芯片，要有14位地址码对其控制，所以芯片本应有14个引脚作为地址线，

18、但实际上只有7个引脚用作地址引线。为了实现14位地址控制，采用分时技术将14位地址码分两次从7条地址引线上送入芯片内部，而在片内设置两个7位锁存器，分别称为行锁存器和列锁存器。14位地址码也分成行地址(低7位地址)和列地址(高7位地址)，在两次输入后分别寄存在行锁存器内和列锁存器内。基本存储电路也按行和列排成128128的存储矩阵。地址选择操作是这样的：由行地址选通信号把先出现的7位地址送到行地址锁存器，由随后出现的列地址选通信号把后出现的7位地址送到列地址锁存器。行译码器和列译码器把存于行锁存器和列锁存器的地址码分别译码，形成128条行选择线和128条列选择线，对128128存储矩阵进行选址

19、。读写操作时：当全部地址码输入后，128行中必有一行被选中，这一行中的128个基本存储电路的信息都被选通到各自的读出放大器，在那里每个基本存储电路存储的逻辑电平都被鉴别、放大和刷新。列译码器的作用是选通128个读出放大器中的一个，从而唯一地确定欲读/写的基本存储电路。并将被选中的基本存储电路通过读出放大器、I/O控制门与输入数据锁存器或输出数据锁存器及缓冲器相连，以便完成对该基本存储电路的读/写操作。读出与写入操作是由写允许信号控制的，当为高电平时，进行读操作，数据从引脚DOUT输出；当为低电平时，进行写操作，数据从DIN引脚输入并锁存于输入锁存器中，再写入选定的基本存储电路。三态数据输出端受

20、信号控制而与信号无关。对2118DRAM的刷新方法是对128行逐行进行选择，同时行选通信号加低电平，但列选通信号为高电平。这样，虽然对基本存储电路进行了读操作，把一行中128个基本存储电路存储的信息被选通到各自的读出放大器进行放大锁存，但不进行列选择，没有真正的输出，而是把锁存的信息再写回原来的基本存储电路，实现刷新。3.动态动态RAM的刷新的刷新在图7.6中，行选择线为低电平时，T管截止，电容C上的电荷无放电回路而保存下来。然而，虽然MOS管入端阻抗很高，但总有一定的泄漏电流，这样引起电容放电。为此必须定时重复地对动态RAM的基本存储电路存储的信息进行读出和恢复，这个过程叫存储器刷新。器件工

21、作温度增高会使放电速度变快。刷新时间间隔一般要求在1100ms内，工作温度为70时，典型的刷新时间间隔为2ms。一般C=0.2pF，若允许C两端电压变化差为V=1V，泄漏电流I=10-10A，则T=因此，2ms以内必须对存储信息进行刷新。尽管一行中的各个基本存储电路在读出或写入时都进行了刷新，但对存储器中各行的访问具有随机性，无法保证一个存储器模块中的每一个存储单元都能在2ms内进行一次刷新。只有通过专门的存储器刷新周期对存储器进行定时刷新才能保证存储器刷新的系统性。在存储器刷新周期中，将一个行地址发送给存储器器件，然后执行一次读操作，便可完成对选中的行中各基本存储电路的刷新。刷新周期和正常的

22、存储器读周期的不同之处主要有以下几点：(1)在刷新周期中输入至存储器器件的地址一般并不来自地址总线，而是由一个以计数方式工作的寄存器提供。每经过一次(即一行)存储器刷新，该计数器加1，所以它可以顺序提供所有的行地址，每一行中各个基本存储电路的刷新是同时进行的，所以不需要列地址。而在正常的读周期中，地址来自地址总线，既有行地址，又有列地址。(2)在存储器刷新周期中，存储器模块中每块芯片的刷新是同时进行的，这样可以减少刷新周期数。而在正常的读周期中，只能选中一行存储器芯片。(3)在存储器刷新周期中，存储器模块中各芯片的数据输出呈高阻状态，即片内数据线与外部数据线完全隔离。从用于刷新的时间来说，刷新

23、可采用“集中”或“分散”两种方式的任何一种。集中刷新方式是在信息保存允许的时间范围(2ms)内，集中一段时间对所有基本存储电路一行一行地顺序进行刷新，刷新结束后再开始工作周期。散刷新方式是把各行的刷新分散在2ms的期间内完成。动态RAM的缺点是需要刷新逻辑，而且刷新周期存储器模块不能进行正常读/写操作。但由于动态RAM集成度高、功耗低和价格便宜，所以在大容量的存储器中普遍采用。以上我们介绍了动态RAM刷新的基本方法。至于具体实现刷新的有关支持逻辑和器件已超出本课程要求，这里就不介绍了。7.3 只读存储器只读存储器ROMROM的特点是其内容一旦设定就不能改变，至少不借助于特别的设备是不能改变的。

24、由于它的结构比较简单(不需写入电路)，所以位密度高。ROM是非易失性存储器，而且十分可靠。因此大部分存储器系统既含有RAM模块，又含有ROM模块。一般在ROM中存放诸如引导装入程序和不变的数据表之类的信息。有时用ROM存入常驻监控程序和操作系统的其它适当部分(这样可省去引导装入程序)，甚至可存放永久性的语言解释程序。ROM中内容的建立过程有时称为编程，但与前几章中产生指令序列的过程不是一回事。按内容的设定方式，ROM基本上分为3种类型。第1类ROM，其中的内容是在厂家制造时采用掩模操作或称掩模编程而建立的，用户无法改变这种ROM器件中的内容，这类ROM称为掩模ROM，简称ROM。第2类ROM中

25、的内容是由用户根据需要借助于专门的设备来建立的，这类ROM称为可编程只读存储器(PROM)。如同掩模编程的ROM一样，PROM一旦编程后，其中的内容就再也不能改变了。第3类ROM不仅可由用户编程，而且还可以用特殊的设备擦除其中的内容并重复编程多次，它们被称为可擦可编程只读存储器(EPROM)。根据擦去信息的方式不同，EPROM分为紫外线擦除的EPROM(简称EPROM)和电擦除的EPROM(ElectricallyEPROM)两种，后者简称EEPROM(即E2PROM)。EEPROM用电信号擦除信息的时间为若干毫秒，比紫外线擦除信息的时间短得多。EEPROM的主要优点是可按字节进行擦除和重新编

26、程。本节介绍掩模ROM、PROM和EPROM的基本原理。7.3.1 掩模只读存储器掩模只读存储器ROM掩模只读存储器的基本组成原理可用图7.8给出的44MOSROM来说明。地址输入端A0和A1经译码后输出4条行选择线，我们称为字线。每条字线选中一个字，而每个字的4位由列线输出，列线称为位线。这种结构称为字位结构，即行线决定字，列线决定位。在字线(W0W3)和位线(B0B3)之间根据字的内容需要跨接MOS管，如该位的信息为0，则跨接MOS管；如该位的信息为1，则不跨接MOS管。这样，就构成了一个简单的ROM。在进行读出操作时，根据地址码A1A0状态译码后，对应字线为高电平，与该字线相连的MOS管

27、导通，相应位线为低电平，其它位线输出高电平。这样位线的状态组合代表了该字的内容，即A1A0=00,B3B2B1B0=0110;A1A0=01,B3B2B1B0=0010;A1A0=10,B3B2B1B0=1001;A1A0=11,B3B2B1B0=0101。若在位线上加上读出控制逻辑，4条位线就可连至外部数据线上。由于这种ROM中字线和位线之间是否跨接MOS管是根据存储内容在制造时的“掩模”工艺过程来决定的，所以称为掩模ROM。这种ROM制造完毕后用户不能更改所存信息。至于存储矩阵的内部结构，除上面介绍的字位结构外，还有类似于RAM中双译码或复合译码结构，这里不再说明。7.3.2 可编程只读存

28、储器可编程只读存储器PROM可编程只读存储器PROM的基本存储电路为一个晶体管。这里仍以字位结构进行说明。晶体管的集电极接VCC，它的基极连接字线，发射极通过一个熔丝与位线相连，见图7.9。基本存储电路制造时，每条字线与所有位线之间都跨接一个带熔丝的双极性晶体管，就构成了可编程只读存储器PROM。用户编程时，输入地址码，通过地址译码，选择相应的字线呈高电平，同时，若要写入信息0，则将相应位线送上低电平，于是管子导通，只要适当控制导通电流的强弱，可将熔丝烧断；若要写入1，则将相应位线送上高电平，于是管子截止，熔丝不被烧断。这样可按地址完成字的内容写入。读出操作时，首先给定地址，通过地址译码器使相

29、应字线呈高电平，从而选定该单元的各位。若某一位晶体管熔丝没有断，则位线被拉到VCC高电平，读出信息为1；如果熔丝被烧断，则位线仍为低电平，读出信息为0。很显然，熔丝在编程时一旦被烧断后，不能再复原。因此，这种PROM用户只能进行一次编程。7.3.3 可擦可编程只读存储器可擦可编程只读存储器EPROM紫外线擦除EPROM的基本存储电路由一个浮置栅雪崩注入MOS(FAMOS)管和一个普通MOS管串联组成，如图7.10所示。图中FAMOS管作为存储器件用，而另一个MOS管则作为地址选择用，它的栅极受字线控制，漏极接位线并经负载管到电源VCC。P沟道FAMOS管的结构如图7.11所示。FAMOS管的多

30、晶硅栅浮置在绝缘的SiO2层中，与四周无电的接触，称为浮置栅。FAMOS管存储器件是以浮置栅是否积存电荷来区分信息0与信息1的。对P沟道FAMOS管，在制造之后，浮置栅没有电荷，则管子无导电沟道，D和S之间是不导通的。7.11P沟道FAMOS管结构所以字线被选中为高电平时，位线也输出高电平。如采用这样的基本存储电路组成存储矩阵，可以认为它存储的信息全都为1。编程时，根据需要可将选中的某些基本电路的D和S之间加一个25V高压(正常为5V)，另外加上编程脉冲(其宽度为50ms)，它们的D和S之间就会瞬时击穿并有电子通过绝缘层注入浮置栅。当高压去掉后，注入浮置栅的电子因有绝缘层包围无处泄漏，浮置栅就

31、为负，形成导电沟道，FAMOS管导通。这时我们就认为这些基本存储电路被写入了0。在EPROM存储器芯片上方有一个石英玻璃窗口，当用紫外线照射这个窗口时，所有基本存储电路的浮置栅上的电荷会形成光电流泄漏掉，使电路恢复初始状态，从而把写入的信息擦除。这样就可以对其再次编程。这样的EPROM芯片常用的有2708(1K8)、2716(2K8)、2732(4K8)、2764(8K8)、27128(16K8)、27256(32K8)和 27512(64 K8)，还有各种容量的CMOS EPROM，如27C64(8K8)、27C256(32K8)、27C512(64K8)、27C010(128K8)、27C

32、020(256K8)和27C040(512K8)等。编程高压有12.5V,21V和25V，各种芯片的编程规范和工作速度也差别较大，应用时应参照有关厂家提供的技术资料，借助专门的编程器可方便地完成对EPROM的编程。紫外线擦除EPROM的时间较长，并且不能只擦除个别单元的信息。近几年来，电可改写的可编程只读存储器E2PROM已被广泛应用。其主要特点是能在应用系统中进行在线读写，并可按字节进行擦除和改写。E2PROM除了并行传送数据芯片外，还有各种容量串行传送数据芯片。串行E2PROM具有体积小、成本低、电路连接简单、占用系统地址线和数据线少等优点，但数据传送速度较慢。7.4 存储器的组成存储器的

33、组成7.4.1 存储器芯片的扩充存储器芯片的扩充在组成微机系统的存储器模块时，需要位数少、容量小的存储器芯片来组成存储器模块。下面我们讨论存储器芯片的位数和容量的扩充问题。1.位数的扩充位数的扩充在微机中存储器是以字节(8位)为单位进行编址的。用1位或4位的存储器芯片组成8位的存储器模块，可以用位并联的方法。例如，我们用2片Intel2114(1K4位)芯片可以组成1K8位存储器模块，如图7.12所示。图中芯片U1的4位数据线作为模块的数据线D0D3，芯片U2的4位数据线作为模块的数据线D4D7。而两个芯片的地址线按同名引脚并接后作为模块的地址线A0A9，两个芯片的控制线和分别并接后作为模块的

34、控制线和。这样两片1K4位芯片经过位扩充成为1K8位存储器芯片组，对外等效于1个单片的1K8位存储器芯片。2.容量的扩充容量的扩充存储器的容量与地址线的条数有关。由于一片存储器芯片的容量是有限的，因此要组成一个大容量的存储器模块，通常需要几片或几十片存储器芯片。地址译码器是一种可以将地址码翻译成相应控制信号的电路。它可以是2-4译码器或3-8译码器，也可以由组合逻辑电路构成。译码电路可以将全部高位地址线作为输入，也可以将部分高位地址线作为输入，对应的译码器分别称为全译码器和部分译码器。全译码器的输出有效状态对应唯一的高位地址，部分译码器由于有的高位地址线没有参加译码，其0和1的取值为无关项，因

35、此高位地址不是唯一的，这就产生地址重迭问题。在这种情况下，存储器模块的任一存储单元都可以用几个不同的地址码进行访问。没有参加地址译码的地址线取值为0时对应的一组地址为存储器模块的基本地址。其它的重迭地址称为映像地址。有时利用部分译码简化译码器逻辑。译码器电路逻辑决定了各芯片(或经过位扩充的芯片组)以及存储器模块的地址范围。下面我们以Intel2114SRAM构成4K8存储器模块为例，说明存储器芯片的扩充问题。由2114SRAM芯片构成的4K8存储器模块如图7.13所示。若其中某一芯片有效，则由写允许信号规定该片执行读操作还是写操作。若无效，则信号对该片不起作用，其数据输入/输出端呈高阻状态。这

36、样就可以把同一行4个2114芯片的相应数据输入/输出端直接连在一起提供数据字节的4位。8片2114芯片排成2行4列。每一行由2片2114芯片进行位扩充构成1K8芯片组。4列将用地址串联的方法构成4K8存储器模块。采用这种办法时，存储器模块中哪一列的芯片被选中，取决于哪一列的芯片片选信号即列选通0列选通3中哪一个有效而被选中的一列中的芯片内哪个存储单元被选中，取决于A0A9提供的地址码。列选通信号由高位地址(本例中为A10和A11)控制，如果某一列选通信号有效，则该列被选中，该列上的两片2114中对应A0A9地址码的存储单元都被选中。根据状态决定进行写操作还是读操作。概括地说，如果地址有16位，

37、则A15A12用来选择存储器模块，A11和A10用来选择该存储器模块中的一列，A9A0用来选择该列芯片中对应的存储单元。若该存储器模块占用的存储器地址为4000H4FFFH，则地址译码电路如图7.14所示。图中为存储器请求信号，低电平有效，表明CPU和存储器之间进行读写操作。各列芯片组的地址范围在列选通信号输出线下方已有说明。7.4.2 8 位微机系统中存储器组成位微机系统中存储器组成1.8 位微机系统中存储器组成特点位微机系统中存储器组成特点在微机系统中，存储器是按8位二进制数(字节)来构成的。8位CPU的数据总线为8位，在每一个存储器读写周期中只能完成一个字节的读写操作。16位数(字)的读

38、写操作是用两个读写周期完成的。8位CPU的地址总线为16位，它的64K存储空间同属一个单一的存储体，即存储体为64K8位。图7.15给出了8位微机系统中存储器组成原理图(图中省略了控制信号)。在8位CPU组成的微机系统中，CPU可以访问的存储器地址空间为64K，地址范围为0000HFFFFH。其内存储器由ROM和RAM两大模块组成，而RAM又分为系统区(监控程序或操作系统占用的内存区域)和用户区。组成存储器时，要根据CPU的特点合理安排ROM模块的地址范围和RAM模块的地址范围，这就是存储器的地址分配。在组成存储器时，根据微机系统的需要来决定ROM模块和RAM模块的存储容量，选定具体ROM和R

39、AM的芯片，按照ROM模块和RAM模块各自的地址范围决定存储器具体组成。在具体设计时，还要考虑CPU时序和存储器芯片存取速度的配合。CPU在取指和存储器读或写操作时，是有固定时序的，由此可以确定对存储器的存取时间的要求，选择满足要求的芯片。或者在存储器芯片已经确定情况下，考虑是否需要TW周期、TW周期的个数以及具体实现问题。也就是说CPU在存储器读写周期中读写时间要大于所选择的存储器芯片规定的存取时间，否则，需要设计一个插入等待TW周期电路，使之CPU时序能与存储器存取速度匹配。另外，CPU不同，存储器控制信号名称也不完全相同，不同的存储器芯片的控制信号设置情况也不相同，在存储器设计时根据CP

40、U引脚和存储器芯片引脚的功能描述正确连接。2.8位微机系统中存储器组成举例位微机系统中存储器组成举例这里我们以Z80CPU为例，说明8位微机系统中存储器的组成。Z80CPU地址总线为A0A15，数据总线为D0D7，对SRAM存储器的控制信号有、和。为存储器请示信号，低电平有效，有效表明CPU和存储器进行数据传送。为读信号，低电平有效，有效时表明CPU正在执行从存储器或I/O端口输入操作。为写信号，低电平有效，有效时表明CPU正在执行向存储器或I/O端口的输出操作。是存储器或I/O设备向CPU发出的等待信号，低电平有效，CPU检查其有效时，将插入一个TW周期。由于Z80CPU加电复位后启动地址为

41、0000H，因此ROM模块的地址分配在低端。我们选用的ROM模块芯片为EPROM2764，容量为8K8。该片引脚说明如下：A-0A-12为地址线，O-0O-7为数据线，CE为片选信号，为数据输出允许信号。为编程控制信号，为编程电压，正常读出时和VPP均接+5V。工作电源VCC为+5V。我们选用的RAM模块芯片为SRAM6264，容量为8K8。该片引脚说明如下：A0A12为地址线，D0D7为数据线，为第1片选信号，低电平有效，CS2为第2片选信号，高电平有效，只有和CS2同时有效时，芯片才被选中。为写允许信号，低电平时为写入，高电平时为读出。为数据输出允许信号，有效时选中单元的数据才从D0D7输

42、出。工作电源VCC为+5V。系统要求存储器由16KB的ROM和16KB的RAM组成，ROM模 块 的 地 址 为 0000H3FFFH，RAM模 块 的 地 址 为 8000HBFFFH，时钟频率为2MHz。存储器芯片2764和6264的速度均能满足Z80CPU的读/写周期时序要求，因此不需要插入TW周期。16KBROM需要两片2764芯片，16KBRAM需要两片6264芯片。图7.16给出了Z80CPU系统中16KBROM和16KBRAM存储器逻辑图。图中U1和U2两片2764构成16KBROM，U3和U4两片6264构成16KBRAM。Z80CPU的地址总线A0A12作为片内地址分别连接到

43、U1、U2、U3和U4芯片的相应地址线引脚上。数据总线D0D7分别连接到U1、U2、U3和U4芯片的相应数据线引脚上。数据总线D0D7分别连接到U1、U2、U3和U4芯片的相应数据线引脚上。读信号连接到U1、U2、U3、U4的引脚上，写信号连接到两片6264芯片的引脚上。6264的第2片选引脚CS2接+5V。4个芯片的片选信号由74LS138(U5)3-8译码器产生。74LS138的逻辑关系如表7.1所示。该片有3个片选端G1,及，必须使G1=1，=0及=0时，允许译码输出，芯片才有效工作，否则输出全为高电平。A、B、C为3位输入端，输出为8根选择线，由逻辑关系表7.1可知，仅仅与输入代码对应

44、的选择线为低电平有效，其它的选择线为高电平。在图7.16中，74LS138的片选信号引脚G1接+5V，接地，接Z80CPU控制信号，因而只有为有效低电平时，译码器才允许译码输出。参加译码控制是必要的，它保证了只有CPU访问存储器时译码器输出才能有效。高位地址A13,A14,A15分别连到74LS138的A、B和C输入端，输出作为U1的片选信号，作为U2的片选信号，作为U3的片选信号，作为U4的片选信号。两片2764和两片6264的地址范围如表7.2所示。7.4.3 8086系统中存储器组成系统中存储器组成1.8086 系统中存储器组成特点系统中存储器组成特点8086CPU的地址总线有20条，它

45、的存储器是以字节为存储单元组成的，每个字节对应一个唯一的地址码，所以具有1MB(1048576B)的寻址能力。8086CPU数据总线16位，与8086CPU对应的1MB存储空间可分为两个512KB(524288B)的存储体。其中一个存储体由奇地址的存储单元(高字节)组成，另一个存储体由偶地址的存储单元(低字节)组成。前者称为奇地址的存储体，后者称为偶地址的存储体，如图7.17所示(图中省略了读写控制信号)。偶地址存储体的数据线与 16 位数据总线的低 8 位(D7D0)连接，地址存储体的数据线与16位数据总线的高8位(D15D8)连接。20位地址总线中的19条线(A19A1)同时对这两个存储体

46、寻址，地址总线中的另一条线(A0)只与偶地址存储体相连接，用于对偶地址存储体的选择。当A0为0时，选中偶地址存储体，当A0为1时，不能选中偶地址存储体。奇地址存储体的选择信号为。在第6章我们介绍引脚功能时已说明了A0和的组合状态所对应的传送类型。从表7.3可以看出，A0和两个信号相互配合，可同时对两个存储体进行读/写操作，也可对其中一个存储体单独进行读/写操作。当进行16位数据(字)操作时，若这个数据的低8位存放在偶地址存储体中，而高8位存放在奇地址存储体中，则可同时访问奇偶地址两个存储体，在一个总线周期内可完成16位数据的存取操作。若16位数据在存储器中的存放格式与上述格式相反，即低8位存放

47、在奇地址存储体中，而高8位存放在偶地址存储体中，则需两个总线周期才能完成此16位数据的存取操作第1个总线周期完成奇地址存储体中低8位字节的数据传送，然后地址自动加1；在第2个总线周期中完成偶地址存储体中高8位字节的数据传送。上述从奇地址开始的16位(字)数据的两步操作是由CPU自动完成的。除增加一个总线周期(4个时钟周期)外，其它与从偶地址开始的16位数据操作完全相同。若传送的是8位数据(字节)，则每个总线周期可在奇地址或偶地址存储体中完成一个数据的传送操作。根据8086系统中存储器组成原理，ROM模块和RAM模块都要由奇偶两个地址存储体来组织。8086CPU加电复位后启动地址为FFFF0H，

48、8086的中断向量表放在存储器地址的最低端00000H到003FFH之间，占有1K字节的存储空间。因此8086系统中ROM模块地址分配在存储器地址空间高端。RAM模块地址分配在存储器地址空间的低端。在存储器设计时同样要考虑总线读写时序和存储器芯片的存取速度的配合问题。2.8086系统中存储器组成举例系统中存储器组成举例为了对8086系统中存储器的组成有一个完整的了解，下面我们说明8086最小方式系统中存储器组成的实例。在8086最小方式下，若系统要求16KB的ROM和16KB的RAM，那么ROM区的地址为FC000HFFFFFH，RAM区地址 为 00000H03FFFH，ROM采 用 两 片

49、 2764(8K8)EPROM芯片，RAM采用两片 6264(8 K8)静态SRAM芯片。时钟频率为4.77MHz。EPROM和SRAM芯片均能满足总线周期时序的要求。在6.1节已介绍了8086最小方式下系统总线结构。8086最小方式系统与存储器读写操作有关的信号线有：地址总线A0A19，数据总线D0D15，控制信号M/，和。图7.18给出了8086最小方式系统16KBROM和16KBRAM存储器逻辑图。在图7.18中，U1和U2两片2764EPROM芯片构成16KBROM模块，U3和U4两片6264SRAM芯片构成16KBRAM模块。U1U3为偶地址存储体，U2和U4为奇地址存储体。ROM地

50、址译码器的译码功能是由8输入端与非门74LS30(U5)完成的，当A14A19和M/信号均为高电平时，其输出端为低电平，用它作为2764的片选信号。图7.188086最小方式系统16KBROM和16KBRAM存储器逻辑图对ROM只有读操作，当读操作时，无论从奇地址读，还是从偶地址读，无论是读字节，还是读字，存储器总是从偶地址开始读出一个字回送给CPU，由CPU根据指令决定接收高位字节，低位字节或者一个字。从奇地址开始的字的读取则是由两个总线周期完成的。RAM地址译码由两个3输入或非门74LS27(U6A和U6B)和一个3输入与非门74LS10(U7A)完成。当A14A19均为低电平、M/信号为