半导体集成电路章下.pptx

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1、第六章 CMOS基本逻辑电路CMOS逻辑门电路CMOS传输门电路CMOS传输门CMOS传输门逻辑电路CMOS双稳态触发器RS触发器D触发器CMOS多米诺逻辑CMOS施密特触发器第1页/共45页CMOS静态逻辑门的优缺点CMOS静态逻辑门的特点是输入信号加在栅极上，输出信号由漏极输出。优点：逻辑简单明了，功耗低。缺点：随着逻辑的复杂性增加，晶体管数目成倍增加，不利于集成，而且会导致较大的电路延迟。所以需要传输门逻辑。第2页/共45页CMOS传输门输入信号可以从栅、源、漏极输入。单纯的PMOS或NMOS传输门存在阈值电压损失，瞬态特性也不理想。将两者并联得到CMOS传输门，可以弥补以上缺点。第3页

2、/共45页逻辑门的设计NMOS传输门C CA AB B基本的传输门NMOSNMOS不能够正确不能够正确的传输高电平的传输高电平 为了恢复全振幅，输出端用反向器驱动。电荷保持电路A AB BVdd-VthVdd-Vth（C：高电平）第4页/共45页0 00 00 00 0第5页/共45页逻辑门的设计IV1IV1n1n1p1p11.1.传输高电平传输高电平节点节点n1n1电位升高，当电位大于反向电位升高，当电位大于反向器器IV1IV1的逻辑阈值时，反向器输出的逻辑阈值时，反向器输出低电平，此低电平加在低电平，此低电平加在P1P1管上，管上，P1P1管导通，管导通，n1n1的电位可以上升到的电位可以

3、上升到V VDDDD。2.2.传输低电平传输低电平节点节点n1n1电位较低，当电位小于反向电位较低，当电位小于反向器器IV1IV1的逻辑阈值时，反向器输出高的逻辑阈值时，反向器输出高电平，此高电平加在电平，此高电平加在P1P1管上，管上，P1P1管管截止，截止，n1n1的电位保持传输来的低电的电位保持传输来的低电平。平。第6页/共45页逻辑门的设计PMOS传输门A AB BVthVthPMOSPMOS不能够正确不能够正确的传输低电平的传输低电平A AC CB B基本的传输门通常在传输固定的高电平时用（C：低电平）第7页/共45页逻辑门的设计信号传输延迟时间信号传输的信号传输的4 4种模式种模式

4、1.1.栅控制端栅控制端L LH,H,漏极漏极H,H,源极源极L LL LH HH HL LL L2.2.栅控制端栅控制端L LH,H,漏极漏极L,L,源极源极H HL LH HL LH HH H3.3.栅控制端栅控制端H,H,漏极漏极H HL,L,源极源极H HL LH HH HL LH HL L4.4.栅控制端栅控制端H,H,漏极漏极L LH,H,源极源极L LH HH HL LH HL LH HV VDDDD-V-VTHTHV VDDDD-V-VTHTH与静态逻辑门相同与静态逻辑门相同多数情况下漏源电压多数情况下漏源电压较小，较小，传输门晶体管传输门晶体管工作在非饱和区，可工作在非饱和区

5、，可将管子看作电阻。但将管子看作电阻。但是，由于高电平输出是，由于高电平输出只能达到只能达到V VDDDD-V-VTHTH,因此因此t tPLHPLH较大。较大。第8页/共45页逻辑门的设计CMOS传输门及符号A AB BA AB B 高电平、低电平都可以正确传输但是、电路规模增大基本的传输门传输高电平时PMOS工作，传输低电平时NMOS工作第9页/共45页CMOS传输门的三种工作状态N管导通区：当VGN-VinVTN,|VGP-Vin|VTN,|VGP-Vin|VTP|时，双管导通，CL继续被充电，使Vout=Vin。P管导通区：VGN-Vin|VTP|时，N管截止，而P管仍然导通，Vin经

6、过P管继续向CL充电，使Vout=Vin。第10页/共45页逻辑门的设计传输门逻辑传输门逻辑电路 输入信号可以从栅极、源极、漏极输入 使用传输门构成传输门逻辑第11页/共45页或门第12页/共45页通道选择电路第13页/共45页与非门和或非门第14页/共45页异或门和异或非门第15页/共45页vCMOS逻辑门电路vCMOS传输门电路CMOS传输门CMOS传输门逻辑电路vCMOS双稳态触发器RS触发器D触发器vCMOS多米诺逻辑vCMOS施密特触发器第16页/共45页 电路的输出状态不仅取决于电路的输出状态不仅取决于当时当时的输入信号，的输入信号，而且与电路而且与电路原来的状态有关，当输入信号消

7、失后，有关，当输入信号消失后，电路状态仍维持不变电路状态仍维持不变。这种。这种具有存贮记忆功能具有存贮记忆功能的电的电路称为时序逻辑电路。路称为时序逻辑电路。时序逻辑电路的特点：下面介绍双稳态触发器双稳态触发器，它是构成时序电路的它是构成时序电路的基本逻辑单元。基本逻辑单元。第17页/共45页双稳态触发器双稳态触发器特点：特点：1.1.有有两个稳定状态两个稳定状态“0”态态和“1”态；2.能根据输入信号将触发器置成能根据输入信号将触发器置成“0”0”或或“1”1”态态；3.3.输入信号消失后，被置成的输入信号消失后，被置成的“0”或“1”态能态能保存保存下来，即具有记忆功能。下来，即具有记忆功

8、能。双稳态触发器：双稳态触发器：是一种具有记忆功能是一种具有记忆功能的逻辑单元电路，它能储存的逻辑单元电路，它能储存一位二进制码。一位二进制码。第18页/共45页与非门与非门CMOS RS 触发器触发器R RD D(Reset Direct)-(Reset Direct)-直接置直接置“0”“0”端端(复位端复位端)S SD D(Set Direct)-(Set Direct)-直接置直接置“1”“1”端端(置位端置位端)第19页/共45页&Q QQ QG1&G2S SD DR RD D两互补输出端工作原理工作原理两输入端 正常情况下，正常情况下，两输出端的状态两输出端的状态保持相反。通常保持

9、相反。通常以以Q Q端的逻辑电端的逻辑电平表示触发器的平表示触发器的状态，即状态，即Q Q=1=1，Q Q=0=0时，称为时，称为“1”1”态；反之为态；反之为“0”0”态。态。反馈线第20页/共45页 触发器输出与输入的逻辑关系100 01设触发器原态为“1”态。翻转为“0”态(1)SD=1，RD=01 10 01 10 0&Q QQ QG1&G2S SD DR RD D第21页/共45页设原态为“0”态10 00 01 11 11 10触发器保持“0”态不变复位0 0 结论:不论 触发器原来 为何种状态，当 SD=1，RD=0时，将使触发器 置“0”或称 为复位。&Q QQ QG1&G2S

10、 SD DR RD D第22页/共45页0 01 1设原态为“0”态0 01 11 11 10 00翻转为“1”态(2)SD=0，RD=1&Q QQ QG1&G2S SD DR RD D第23页/共45页设原态为“1”态01 11 10 00 00 01触发器保持“1”态不变置位1 1 结论:不论 触发器原来 为何种状态，当 SD=0，RD=1时，将使触发器 置“1”或称 为置位。&Q QQ QG1&G2S SD DR RD D第24页/共45页1 11 1设原态为“0”态0 01 10 00 01 11保持为“0”态(3)SD=1，RD=1&Q QQ QG1&G2S SD DR RD D第2

11、5页/共45页设原态为“1”态11 11 10 00 00 01触发器保持“1”态不变1 1 当 SD=1，RD=1时，触发器保持 原来的状态，即触发器具 有保持、记 忆功能。&Q QQ QG1&G2S SD DR RD D第26页/共45页&Q QQ QG1&G2S SD DR RD D110011111110若G1先翻转，则触发器为“0”态“1”态(4)SD=0，RD=0 当信号SD=RD=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。10若先翻转若先翻转第27页/共45页与非门与非门 CMOS CMOS R RS S

12、 触发器状态表触发器状态表逻辑符号R RD D(Reset Direct)-(Reset Direct)-直接置直接置“0”“0”端端(复位端复位端)S SD D(Set Direct)-(Set Direct)-直接置直接置“1”“1”端端(置位端置位端)QQSDRDSDRDQ1 0 0 置00 1 1 置11 1 不变 保持0 0 同时变 1后不确定功能低电平有效低电平有效第28页/共45页或非门组成的CMOS RS触发器第29页/共45页逻辑电路、符号与功能表第30页/共45页vCMOS逻辑门电路vCMOS传输门电路CMOS传输门CMOS传输门逻辑电路vCMOS双稳态触发器RS触发器D触

13、发器vCMOS多米诺逻辑vCMOS施密特触发器第31页/共45页D触发器的功能也称延迟（Delay）触发器，用于将信号一直延迟到出现时钟信号，这时，输入信号才传输至端。第32页/共45页逻辑图与功能表第33页/共45页D型主从触发器第34页/共45页主要用于分频器、计数器和寄存器。基于主从CMOS D触发器的4分频器电路。DEF为D触发器单元，CLR为清零信号，SET为置位信号。第35页/共45页vCMOS逻辑门电路vCMOS传输门电路CMOS传输门CMOS传输门逻辑电路vCMOS双稳态触发器RS触发器D触发器vCMOS多米诺逻辑vCMOS施密特触发器第36页/共45页基本动态CMOS门由一个

14、N型逻辑块组成，该逻辑块的输出节点由一个PMOS管预充电到VDD，然后再由一个与VSS相联的NMOS管有条件的放电。第37页/共45页优点：需要元件少，电源与地之间不存在直流通路；与器件尺寸无关，设计时可采用最小尺寸，面积小。每个输入端只与一个NMOS管栅极相连，输入电容减小至少一半。缺点：所有输入只能在预充电阶段变化，在求值阶段必须保持稳定。电荷的再分布效应会损害输出节点的电压值。第38页/共45页加入静态反相器的动态逻辑极连(多米诺逻辑)预充电阶段，所有MOS管截止。求值时，级联的一组逻辑块，每一级求值并引起下一级求值，就像一行多米诺骨牌。第39页/共45页进一步改进的多米诺CMOS逻辑省

15、去缓冲器，级联的各逻辑块交替由P型管和N型管构成。第40页/共45页vCMOS逻辑门电路vCMOS传输门电路CMOS传输门CMOS传输门逻辑电路vCMOS双稳态触发器RS触发器D触发器vCMOS多米诺逻辑vCMOS施密特触发器第41页/共45页CMOS施密特触发器电路正阈值电压、负阈值电压、窗口电压。第42页/共45页整形过程假设P管和N管阈值电压为与，电源电压5V。Vin=0V,M1,M2导通，Vx=Vy=5V.Vin=1V，M5导通，M4截止，Vx=5VVin=2V,M4截止，M6深饱和，Vz=3VVin=V,M4开始导通，M5线性，M6饱和，Vz=2.2V,Vx开始跳变。Vin=5V，M4与M5导通，Vx=0V。Vin=4V，M1开始导通，M2截止，M3饱和，输出不变。Vin=3V，M1导通，M3饱和，M2截止，输出不变。Vin=V，M2开始导通，M1线性，M3饱和，输出开始跳变。第43页/共45页第44页/共45页感谢您的观看！第45页/共45页