长春工业大学工程训练课程教案.doc

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1、1长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 概述时间30 分地点工程训练中心 320 室讲讲授授内内容容一、教学目的及要求一、教学目的及要求1、了解 EDA 基本常识2、掌握 EDA 技术常用语3、了解 VHDL 语言的历史和现状二、教学重点：二、教学重点：1、EDA 的含义2、ASIC 特点3、CPLD 特点4、FPGA 特点5、VHDL 简介三、教学难点：三、教学难点：1、理解 EDA 的具体含义2、CPLD 和 FPGA 的主要区别四、教学内容：四、教学内容：1长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名

2、称EDA 概述时间30 分地点工程训练中心 320 室讲讲授授内内容容前言前言电工电子实习，主要目的是锻炼大家在比较短的时间内掌握新知识、新技能的能力。对于电、近电专业与非电专业、理工科与近文科的同学，起点基本上是一致的，区别仅在于今后的工作中接触这类知识机会的多少。对于非电专业，尤其是近文科专业的同学来说，电工电子实习是大家开阔视野、丰富阅历、增强创新意识的良机。在电工电子实习过程中，实习指导教师仅仅系统地讲授一些涉及到的知识，是否能取得良好成绩，基本上取决于各位同学自身综合素质的体现。只要同学们勤奋、认真地进行练习，在注意安全、遵守操作规程的前提下大胆实践，相信每位同学都将获得满意的成绩。

3、概述概述一、什么是一、什么是 EDAEDA（Electronic Design Automation），直译为电子设计自动化，是指利用计算机完成电子系统的设计。EDA 技术是以计算机和微电子技术为先导，汇集了计算机图形学、拓扑、逻辑学、微电子工艺与结构以及计算数学等多种计算机应用学科最新成果的先进技术。EDA 技术以计算机为工具，代替人完成数字系统的逻辑综合、布局布线和设计仿真等工作。设计人员只需要完成对系统功能的描述，就可以由计算机软件进行处理，得到设计结果，而且修改设计如同修改软件一样方便，可以极大地提高设计效率。二、二、ASIC、CPLD、FPGA 简介简介1.ASIC 简介ASIC（A

4、pplication Specific Integrated Circuit 特定用途集成电路）是专门为某一应用领域或某一专门用户需要而设计制造的 LSI（大规模集成电路）或 VLSI（超大规模集成电路），具有体积小、重量轻、功耗低、高性能、高可靠性和高保密性等优点。ASIC 分为模拟和数字两类。数字 ASIC 又包括全定制（Full custom design approach，即根据需要专门制造的）ASIC 和半定制（Semi-custom design approach，即在芯片上制作好一些具有通用性的单元元件和元件组的半成品硬件，用户使用时可进一步改动，从而实现用户希望得到的设计功能）

5、ASIC。2长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 概述时间30 分地点工程训练中心 320 室讲讲授授内内容容全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的 ASIC 芯片运行速度更快。半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如 ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和 IP 核，这些逻辑单元已经布局完毕，而且设计得较为可靠，

6、设计者可以较方便地完成系统设计。现代 ASIC 常包含整个 32-bit 处理器,类似 ROM、RAM、EEPROM、Flash 存储单元和其他模块，这样的 ASIC 常被称为 SoC(片上系统)。2.CPLD 简介CPLD（Complex Programmable Logic Device，即复杂可编程逻辑器件），是 20 世纪 80 年代末 Lattice 公司提出了在线可编程（ISP，In System Programmability）技术以后，于 20 世纪90 年代初出现的，是 EPLD 的改进型器件。具有体积小、容量大、I/O 口线丰富、易于编程和加密，还具有支持 ISP 技术的特

7、点。CPLD 是从 PAL 和 GAL 器件发展出来的器件，规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。CPLD 主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中 MC 结构较复杂，并具有复杂的 I/O 单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于 CPLD 内部采用固定长度的金属线进行各逻辑块的互连，所以设计的

8、逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。3.FPGA 简介FPGA（Field Programmable Gate Array，即现场可编程门阵列器件），是 Xilinx 公司 1958年首家推出的，是一种新型的高密度 PLD，采用 CMOS-SRAM 工艺制作。FPGA 是 ASIC 的近亲，一般通过原理图、VHDL 对数字系统建模，运用 EDA 软件3长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 概述时间30 分地点工程训练中心 320 室讲讲授授内内容容仿真、综合，生成基于一些标准库的网络表，配置到芯片即可使用。它与

9、 ASIC 的区别是用户不需要介入芯片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。在目前的电子设计中，常使用硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，烧录至 FPGA 上进行测试。当测试完成后，再制作ASIC。4.CPLD 和 FPGA 的区别CPLD 和 FPGA 的主要区别是他们的系统结构。CPLD 是一个有点限制性的结构，这个结构由一个或者多个可编辑的结构之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结构是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而 FPGA 却是有很多的连接单元，这样虽

10、然让它可以更加灵活的编辑，但是结构却复杂的多。CPLD 和 FPGA 另外一个区别是大多数的 FPGA 含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的 FPGA 支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些 FPGA 可以让设备的一部分重新编辑而其他部分继续正常运行。5.VHDL 简介VHDL 的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Lan-guage,诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国

11、防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL 的标准版本，IEEE-1076（简称 87 版)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993 年，IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL 的内容，公布了新版本的 VHDL，即 IEEE 标准的 1076-1993 版本，（简称 93 版）。现在，VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到众多 EDA 公司的

12、支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，新的世纪中，4长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 概述时间30 分地点工程训练中心 320 室讲讲授授内内容容VHDL 与 Verilog 语言将承担起大部分的数字系统设计任务。VHDL 主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口)和内部（或称不可

13、视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。5长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 软件入门时间90 分地点工程训练中心 320 室讲讲授授内内容容一、教学目的及要求一、教学目的及要求1、了解 EDA 软件的基本组成2、掌握 EDA 软件的基本操作3、掌握 EDA 设计的基本流程4、了解波形仿真的基本操作5、了解时序分析的基本操作二、教学重点：二、教学重点：1、EDA 软件基本组成2、ED

14、A 软件基本操作3、EDA 设计的基本流程三、教学难点：三、教学难点：1、EDA 软件的操作2、EDA 设计的基本流程3、波形仿真基本操作4、时序分析基本操作四、教学内容：四、教学内容：6长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 软件入门时间90 分地点工程训练中心 320 室讲讲授授内内容容Max+Plus II 软件是本次实习需要重点掌握的软件，希望大家能认真学习、勤加练习。1.建立工作文件夹1.1 在电脑“桌面”上双击“我的电脑”图标，打开“我的电脑”。1.2 双击“E”盘，打开“E 盘”。1.3 单击鼠标右键，选择“新建新建文件夹”，并对

15、其命名（文件夹名字必须是英文或由英文、数字、下划线组成的）。2.打开 Max+Plus II 软件并建立当前文件2.1 鼠标左键双击 Max+Plus II 图标，打开该软件。2.2 执行 File New，打开文件建立对话框。2.3 选择希望使用的编辑器（原理图、符号、文本、波形图），建立新文件。3.输入设计内容（绘制图形、编写程序代码）4.保存设计文件4.1 执行 FileSave（或 Saveas），打开文件保存对话框。4.2 选择文件保存路径（E 盘下自己新建的工作文件夹）。存盘位置错误，将导致“DO NOT OPEN VHDL WORK”的错误。4.3 选择文件保存类型（原理图为 G

16、DF、VHDL 程序为 VHD）。类型选择错误，将导致“Error：Line1，syntex error”的语法错误。4.4 输入文件名称（原理图任意起名，但必须是英文或英文及数字组成的；VHDL 程序的名字必须和程序中 entity 后面的名字一致）。VHDL 文件名称错误，将导致“Error：Line1，VHDL Design File must contain an entityof the same name”。4.5 点击“OK”，完成保存操作。5.将设计文件设置为当前项目执行 File Project set project to current file，实现项目的设置。6.侦错

17、并修改7长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 软件入门时间90 分地点工程训练中心 320 室讲讲授授内内容容执行 File Project Save&Check，实现设计侦错；若有错误则进行修改；若有警告，视硬件现象的情况再决定是否修改。7.选择编程器件7.1 执行 Assign Device，打开器件选择对话框；7.2 将对话框中所有的“”符号去掉；7.3 在 Family 选项中选择 FLEX10K；7.4 在 Device 选项中选择 EPF10K10LC84-4;7.5 点击“OK”，完成器件选择。8.编译（执行 File Proj

18、ect Save&Compile，实现编译）。9.波形仿真9.1 建立波形文件。9.2 设置仿真参数并存盘。9.3 执行仿真（Max+Plus II simulator Start）。10.时序分析10.1 延时分析。10.2 建立、保持分析。10.3 工作频率分析。（第 9、10 步不做要求）11.配置引脚11.1 Max+Plus II FloorPlan Editor。如果出现 EAB 视图，可以在灰色部分双击鼠标左键返回 Device 视图。11.2 将设计中出现的 I/O 引脚放置到 FPGA 的数字端口上。如果在未放置的 IO 引脚没有出现在未放置 IO 引脚对话框中，在屏幕左侧点

19、击第四项。11.3 重复第 8 步操作。12.器件编程8长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 软件入门时间90 分地点工程训练中心 320 室讲讲授授内内容容12.1 选择编程对话框，并保留在视线的最前端。执行 Max+Plus II Programmer，打开编程对话框12.2 选择编程端口。执行 Options Hardware Setup 选择 ByteBlaster（MV）端口 “OK”返回12.3 选择编程文件。执行 File Select Programming File 选中和项目名称一致的 SOF 文件“OK”返回12.4 执

20、行编程操作。12.4.1 检查实验箱电源是否打开。12.4.2 检查数据线是否连接妥当。12.4.3 检查芯片选择开关是否在 CPLD 一侧。12.4.4 以上均正常，点击“Configure”，完成编程操作。9长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 实验硬件简介时间60 分地点工程训练中心 320 室讲讲授授内内容容一、教学目的及要求一、教学目的及要求1、了解 EDA 实验硬件的基本组成2、掌握 FPGA 适配器的结构及其检测、使用3、掌握基本显示部件基本结构及其原理、检测、使用4、掌握数字时钟源基本结构及其原理、检测、使用二、教学重点：二、

21、教学重点：1、EDA 实验硬件基本组成2、FPGA 适配器结构及其检测、使用3、基本显示部件基本结构及其原理、检测、使用4、数字时钟源基本结构及其原理、检测、使用三、教学难点：三、教学难点：1、FPGA 的检测及使用2、LED 的检测及使用3、八段数码管的检测及使用4、数字时钟源的检测及使用5、拨动开关的检测及使用四、教学内容：四、教学内容：10长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 实验硬件简介时间60 分地点工程训练中心 320 室讲讲授授内内容容EL 教学实验箱是北京理工达盛科技有限公司推出的一款综合性实验设备，作为 EDA 设计实习，我

22、们仅使用其中一部分功能，具体内容如下：一、FPGA 适配器1.FPGA 芯片型号（P84 第一自然段）实习中使用的是 Altera 公司生产的 FLEX10K 系列的，具体型号是 EPF10K10LC84-4。注意，在芯片选择过程中，一个数字、一个字母以及它们的顺序都不能错，错了就不是这一款新片了。2.FPGA 的外接口（P84 第二自然段）在 FPGA 适配器电路板上引出了 FPGA 芯片的所有引脚，在电路板左上角是四个特殊功能引脚，分别是：第 1 引脚（CLK0，全局时钟信号输入）、第 43 引脚（CLK1，全局时钟信号输入）、第 3 引脚（CLRN，全局清零信号输入，恢复到零时刻的状态）

23、、第 83 引脚（OE，全局使能信号输入）。3.FPGA 的数据下载FPGA 常采用 JTAG 接口形式实现数据的下载。在实验过程中，JTAG 数据线一端连接在PC 的打印机（并行）接口上，一端连接在实验箱的数字 JTAG 接口上，同学们的设计文件所形成的数据通过这条数据线传递给 FPGA 芯片，在 FPGA 芯片的 I/O 接口上就体现出设计的功能。4.FPGA 的引脚配置FPGA 引脚的配置并没有严格的条条框框，需要指出的是，不要将输出类型或双向类型的 I/O 接口配置到 input 类型的 IO 上即可。二、LED 指示灯LED，即发光二极管，是一种常见的指示部件，常用来指示电路的工作状

24、态，有时也会用来进行二进制编码指示。LED 的使用相对比较简单，只需要向其外接口输入高电平（或二进制数码1）即可点亮，输入低电平（或二进制数码0）即可熄灭。11长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 实验硬件简介时间60 分地点工程训练中心 320 室讲讲授授内内容容三、八段数码管八段数码管，在不包含小数点的情况下也称为七段数码管或8字数码管，是目前常见的字符型显示部件。1.八段数码管的输入端口八段数码管的输入端包括字段输入端和位（片）选输入端。字段输入端，用于控制数码管显示的字符内容，即显示码的输入端口。一般情况下，显示码的编码顺序是：dp、

25、g、f、e、d、c、b、a。位（片）选输入端，用于控制数码管显示的位置，即显示位置控制的输入端口。一般情况下，位（片）选的编码顺序是：sel2、sel1、sel0。2.八段数码管的工作过程（并行、动态工作方式，就控制器方面而言）发送位（片）选信号，选中某一位（片）进行显示。发送字段信号，显示位置上的相应字符。如需另外一位显示，则重复前两步。如需多位“同时”显示，则提高每两位间的切换速度，并保证送入相应的字段信息。3.八段数码管的检测将数码管的输入端依次连接到拨动开关上。将字段输入端连接的拨动开关推到高电平一侧，点亮某一位的所有字段，显示“8.”。将位（片）选输入端连接的拨动开关按照 8421

26、码的编码方式拨动，使每一位都显示“8.”。四、拨动开关拨动开关，也称为拨段开关，是一种常见的开关。由于我们所使用的实验系统电路连接的特点，这些拨动开关提供的高低电平还可认为是二进制代码，因此也称为拨码开关，推到上面是高电平（数码 1），推到下面是低电平（数码 0）。通常情况下，拨动开关作为设计系统的输入控制，如系统启停（或称使能）控制、系统复位控制等。12长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA 实验硬件简介时间60 分地点工程训练中心 320 室讲讲授授内内容容五、数字时钟源时钟信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。时钟信号

27、是指有固定周期并与运行无关的信号量，时钟频率（clock frequency,CF）是时钟周期的倒数。时钟边沿触发信号意味着所有的状态变化都发生在时钟边沿到来时刻。在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的改变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计的技术。同步是时钟控制系统中的主要制约条件。同步是指在有效信号沿发生时刻，希望写入单元的数据也有效。1.数字时钟源的结构实验系统数字时钟源由有源晶振、分频芯片、调整跳线、输出孔组成。2.各输出相关跳线CLK5：JP1、JP2、JP3、JP4、JP5、JP6CLK4：JP1、JP2、JP3、JP4

28、、JP11CLK3：JP1、JP2、JP3、JP10CLK2：JP1、JP2、JP9CLK1：JP1、JP8CLK0：JP13.输出频率的调整可通过调整相关跳线的位置来调整数字时钟的输出频率，跳线帽的位置越向上输出频率越高，越向下越低。13长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL 语法入门时间90 分地点工程训练中心 320 室讲讲授授内内容容一、教学目的及要求一、教学目的及要求1、掌握 VHDL 程序基本结构2、掌握 VHDL 基本语法3、掌握 VHDL 常用算法及分析4、基本掌握 VHDL 程序设计二、教学重点：二、教学重点：1、VHDL

29、程序基本结构2、VHDL 基本语法3、VHDL 常用算法三、教学难点：三、教学难点：1、VHDL 常用算法2、VHDL 程序设计四、教学内容：四、教学内容：14长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL 语法入门时间90 分地点工程训练中心 320 室讲讲授授内内容容一、基本结构1.程序包声明“Library”和“Use”语句如Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;2.实体声明“Entity”和“Port”语句如 Entity 实体名isPort

30、();end entity;端口声明是实体声明中最主要的部分。常用的端口类型有“in”、“out”、“buffer”、“inout”。3.结构体“Architecture”语句如 Architecture 结构体名 of 实体名 is信号声明Begin描述语句end 结构体名;二、数据对象及数据类型1.数据对象数据对象是数据类型的载体。数据对象共有 3 种形式：常量（Constant）、变量（Variable）和信号（Signal）。常数。常数是一个固定值，常数声明就是对某一常数名赋予一个固定的值，通常赋值在程序开始前进行。15长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵

31、世彧实训项目名称VHDL 语法入门时间90 分地点工程训练中心 320 室讲讲授授内内容容变量。变量只能在进程、函数语句和过程语句结构中声明并使用，是一个局部量。变量的赋值是立即生效的，且在赋值时不能产生附加延时。信号。信号是电子电路内部硬件连接的抽象。它除了没有数据流动方向说明以外，其它性质几乎和端口概念一致。信号是一个全局量，通常在结构体、包集合和实体中声明并使用。2.数据类型常用的数据类型：布尔（BOOLEAN）数据类型一个布尔量具有两种状态，“真”（TRUE）、“假”（FALSE）。布尔量是二值枚举量，但没有数值的含义，不能进行算术运算，只能进行关系运算，如与、或、非等。一个布尔量常用

32、来表示数据对象的状态或总线上的情况。通常情况下，布尔型数据对象的初始值为 FALSE。位（BIT）数据类型位数据量是枚举量，取值只能是1或0。位数据类型的数据对象可以参与逻辑运算，运算结果仍是位的数据类型。位矢量（BIT_VECTOR）数据类型位矢量是一组 BIT 类型的数组，在赋值时采用双引号括起来。标准逻辑位 STD_LOGIC 数据类型STD_LOGIC 是 BIT 数据类型的扩展，共定义了九种：u(初始值)、X（不定）、0（强0）、1（强1）、Z（高阻）、w（弱不定）、l（弱0）、h（弱1）、-（不可能）。标准逻辑位数据类型反映硬件中真实存在的状态。标准逻辑位矢量 STD_LOGIC_

33、VECTOR 数据类型STD_LOGIC_VECTOR 是一组 STD_LOGIC 类型的数组，在赋值时采用双引号括起来。INTEGER（整型数据）整数与数学中整数的定义相同。在使用时，VHDL 综合器要求用 RANGE 子句为所定义的数限定范围，然后根据所限定的范围来决定表示数据对象的二进制数的位数，VHDL 综合16长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL 语法入门时间90 分地点工程训练中心 320 室讲讲授授内内容容器无法综合未限定范围的整数类型的数据对象。3.VHDL 表达式表达式通过将一个操作符应用于一个或多个操作数来完成算术或逻辑

34、计算。操作数即操作符进行运算时所需的数据，操作数将其值传递给操作符来进行运算。操作数有很多种，最简单的操作数可以是一个数字，或者一个标志符，其本身也可以是一个表达式，通过圆括号将表达式扩起来从而建立一个表达式操作数。三、VHDL 常见描述语句描述语句分为顺序描述语句和并行描述语句两类。1.顺序描述语句 赋值语句赋值语句有两种形式：“描述语句when others=描述语句end case;17长春工业大学工程训练课程教案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL 语法入门时间90 分地点工程训练中心 320 室讲讲授授内内容容2.并行描述语句 进程语句 process进程名

35、：process(敏感信号)变量声明begin描述语句end process 进程名;3.常用语法现象 时钟边沿描述（上升沿为例）if cpevent and cp=1then 加法计数器描述（cp 为计数脉冲）if cpevent and cp=1thenif count=计数上限 thencount=0;elsecount=count+1;end if;end if;减法计数器描述（cp 为计数脉冲）if cpevent and cp=1thenif count=0 thencount=计数上限;elsecount=count-1;end if;end if;18长春工业大学工程训练课程教

36、案长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL 语法入门时间90 分地点工程训练中心 320 室讲讲授授内内容容 多数位计数（cp 为计数脉冲）前面加减法计数的例子仅能满足位数比较少的情况，如果需要多位计数，此种方法不太可取，一般采用各个数位计数的方式进行。（以十进制四位数加法计数器为例）if cpevent and cp=1thenif ge=9 then ge=0;if shi=9 then shi=0;if bai=9 then bai=0;if qian=9 then qian=0;else qian=qian+1;end if;else bai=bai+1;end if;else shi=shi+1;end if;else ge disp_code disp_code disp_code ge=count_data;shi ge=count_data-10;shi ge=count_data-20;shi ge=0;shi disp_inf disp_inf disp_inf disp_inf disp_inf=10;End case;在使用过程中，disp_inf 需要多纪录一个数据，以此来保证不需要的显示位置被熄灭掉。