数字频率计电路.pdf

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1、实用文档.第二章 电路的总体设计方案 2.1 方案论证与选择 2.1.1 方案的提出 方案一 电路整体框架如图一所示。被测信号经过放大，整形电路将其转换成同频率的脉动信号，送入计数器进行计数，闸门的一个输入信号是秒脉冲发出的标准脉冲信号，秒脉冲信号源含有个高稳定的石英振荡器和一个多级分频器共同决定，其时间是相当精确的，计数器显示电路采用七段共阴极 LED 数码管。整形计数显示电源秒脉冲闸门电路放大被测信号 图 2-1 方案一 框架图 方案二：本方案采用单片机程序处理输入信号并且将结果直接送往 LED 显示，为了提高系统的稳定性，输入信号前进行放大整形，在通过 A/D 转换器输入单片机系统，采用

2、这种方法可大大提高测试频率的精度和灵活性，并且能极大的减少外部干扰，采用 VDHL 编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片 FPGA 芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。但采用这种方案相对设计复杂度将会大大提高并且采用单片机系统成本也会大大提高。实用文档.LED数码显示电路单片机A/D转换器放大整形电路Vin 图 2-2 方案二 框架图 方案三:采用频率计专用模块,即大规模集成电路将计数器、锁存器、译码、位和段驱动，量程及小数点选择等电路集成在一块芯片中，该方案在技术上是可行的，可以简化电路的设计，当对于设计要求中的某

3、些指标，采用专用模块来完成比较困难，即扩展极为不便。LED数码显示电路专用数字频率计控制电路外部电路Vin 图 2-3 方案三 框架图 2.1.2 方案的的比较 方案一：具有设计复杂度小、电路简洁、功能实用且成本低廉等特点，其稳实用文档.定性较好基本能满足设计要求。方案二：采用单片机处理能较高要求，但成本提高且设计复杂，虽然可以达到很高的精度要求，但是，VHDL 编程语言是我们在学习过程中没有接触过的，短期内也很难掌握并且熟练运用。方案三：用专用频率计设计模块固然设计简单且稳定但系统可扩展性能较差。2.1.3方案的选择 综合三种方案比较：我感觉方案一和我以前学的专业知识更接加近些，电路原理容易

4、理解，所设计的数字频率计稳定性好，基本上能够满足设计要求，所以我采用第一种设计方案。逻辑控制电路译码显示电路闸门电路放大整形电路计数器电路锁存器电路信号输入电路分频电路电源电路时基电路被测信号输入 图 25 数字频率计组成框图 在我的毕业设计中，数字频率计由信号输入电路、分频电路、放大整形电路、闸门电路、时基电路、逻辑控制电路、计数电路、锁存电路、译码显示电路，小实用文档.数点移位电路，量程选择开关等组成。所谓频率，就是周期性信号的在单位时间（1s）内变化的次数，若在一定时间间隔 T 内测得这个周期性信号的重复变化次数为 N，则其频率可表示为：TNf （21）上图是数字频率计的结构框图。被测信

5、号经放大整形电路变成计数器所要求的脉冲信号，其频率与被测信号的频率 fx 相同。时基电路提供标准时间基准信号，其高电平持续的时间 t1=1s,当 1s 信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到 1s 信号结束时闸门关闭，停止计数。若在闸门时间 1s 内计数器计得的脉冲个数为 N，则被测信号频率 fx=N Hz。逻辑控制电路的作用有两个：一是产生锁存脉冲，使显示器上的数字稳定；二是产生清“0”脉冲，使计数器每次测量从零开始计数。频率计中各信号波形如图26所示：图 26 频率计中各信号波形 说明：1、脉冲信号为被测信号经放大整形电路后变成的计数器所要求的脉冲信号，其频率与被

6、测信号的频率 fx 相同，或与被测信号的频率呈一定的比例关系。2、信号为时基电路提供的标准时间基准信号，其高电平持续时间为 1S，当此信号来到，闸门开通，被测脉冲信号通过闸门，使计数器开始计数；此信号实用文档.结束，则闸门关闭，计数器停止计数。脉冲信号又可称为闸门时间脉冲，用 T表示。3、脉冲信号为闸门时间脉冲控制下闸门所输出的脉冲，因为要将它送入计数器进行计数，所以又将闸门所输出的信号称为计数脉冲信号。若在闸门时间 1S 内计数器计得的脉冲个数为 N，则被测信号频率 fx=N Hz。4、脉冲信号即为锁存信号，是逻辑控制电路产生的，控制锁存器锁存计数结果的控制信号，它由时基信号结束时产生的负跳

7、变来产生。5、脉冲信号是计数器的清零信号，也是逻辑控制电路所产生，用于控制计数器进行清零，使计数器每次测量从零开始计数。它是由锁存信号结束产生的负跳变来产生。在这个总的电路设计中包含有几个不同功能的分电路，每个电路在本设计中都有着自己特有的功能，也只有这几个分电路组合在一起才使得整个的电路实现其所要达到的功能。所以还是先介绍一下每一个分电路的功能特点。第三章 硬件电路设计 3.1 时基电路和闸门电路 3.1.1 时基电路 时基电路的作用是产生一个标准时间信号，其高电平持续时间为 1s，由 555定时器构成的多谐荡器产生。a555 定时器内部结构 555 定时器是一种模拟电路和数字电路相结合的中

8、规模集成电路,其内部逻辑电路结构如图31(a)所示及管脚图如图 31(b)所示：实用文档.图 31（a）555 定时器内部逻辑电路结构 图 31（b）555 定时器管脚图 它由分压器、比较器、基本 R-S 触发器和放电三极管等部分组成。分压器由三个 5K的等值电阻串联而成。分压器为比较器1A、2A提供参考电压，比较器1A的参考电压为23ccV，加在同相输入端，比较器2A的参考电压为ccV，加在反相输入端。比较器由两个结构相同的集成运放1A、2A组成。高电平触发信号加在1A的反相输入端，与同相输入端的参考电压比较后，其结果作为基本 R-S触发器_DR端的输入信号；低电平触发信号加在2A的同相输入

9、端，与反相输入端的参考电压比较后，其结果作为基本 RS 触发器_DS端的输入信号。基本 R-S触发器的输出状态受比较器1A、2A的输出端控制。b多谐振荡器工作原理 由 555 定时器组成的多谐振荡器如图 32(a)所示，其中 R1、R2 和电容 C实用文档.为外接元件。其工作波如图 32(b)所示：图 32(a)由 555 定时器构成的多谐谢振荡器 图 32(b)由 555 定时器构成的多谐谢振荡器工作波形 设电容的初始电压cU，t时接通电源，由于电容电压不能突变，所以高、低触发端THVTLV，比较器1输出为高电平，输出为低电平，即_1DR，_0DS（1 表示高电位，0 表示低电位），RS触发

10、器置，定时器输出01u 此时_0Q，定时器内部放电三极管截止，电源ccV经1R，2R向电容充电，u逐渐升高。当u上升到13ccV时，2A输出由翻转为，这时_1DDRS，RS触发顺保持状态不变。所以0t 期间，定时器输出0u为高电平。实用文档.1tt时刻，u上升到23ccV，比较器1A的输出由变为，这时_0DR，_1DS，RS触发器复，定时器输出00u。12ttt 期间，_1Q，放电三极管导通，电容通过2R放电。u按指数规律下降，当cu 23ccV时比较器1A输出由变为，触发器的_DR_1DS，的状态不变，0u的状态仍为低电平。2tt时刻，u下降到ccV，比较器2A输出由 1 变为 0，R-S

11、触发器的_DR1，_DS0，触发器处于 1，定时器输出01u。此时电源再次向电容 C 放电，重复上述过程。表31 555 集成定时器的功能表 本设计需要的时基信号波形如图 3-3 所示 图 3-3本设计要求的时基波形 振 荡 器 的 输 出 波 形 如 图 3-3 所 示,其 中stst25.0,121。由 公 式CRRt2117.0和CRt227.0,可计算出电阻21RR，及电容C的值.若取电容实用文档.fC10则，2235.70.7tKCR 取236RK 112107.10.7tKCRR 取1107RK 可得到本设计的时基电路，如图 34 所示：DCB+5R 1107KR 2 36K847

12、62513555GNDToTRTHC tR dOUT10uF0.01uF 图 3-4 时基电路 3.1.2 闸门电路 测量控制电路（闸门电路）：用于控制输入脉冲是否送给计数器计数。由一个数字逻辑元件与非门来独立完成，其一端输入高电平持续时间为 1s（0.25s）的时基信号，另一端输入经过放大整形后的未知频率的待测信号，与非门的输出端接低位计数器的信号输入端。如图3-5 所示：BCD4123A74ALS00 图 3-5 闸门电路 实用文档.闸门电路部分的与非门选用 74LS00，74LS00 是四 2 输入与非门。其管脚图如图 3-6 所示。图 3-6 74LS00 管脚图 表 3-2 74LS

13、00 真值表 3.2 放大和整形电路 为了能测量不同电平值与波形的周期信号的频率，必须对被测信号进行放大与整形处理，使之成为能被计数器有效识别的脉冲信号。信号放大与波形整形电路的作用即在于此。3.2.1 放大电设计 低频放大电路采用由 3DG100 构成带电流串联负反馈的分压式单管共射放大电路比较合适，工作点稳定，工作频率范围较宽，放大器输入阻抗比较大。电路结构如图3-7 所示：实用文档.图 3-7 低频信号放大电路 在图 3-7 所示低频信号放大电路中，三极管 3DG100 起电流放大作用，是组成放大器电路的关键元件。直流电源 Vcc 提供整个放大电路的能源，并且与电阻 R1,R2,Rp 确

14、定三极管合适的静态工作状态，即保证三极管的发射结正向偏置，集电结反向偏置，使三极管处于正常放大的状态。集电极通过一个电阻 Re接地，通过该电阻的反馈来自动调节 Ube 的大小，使 Ube 基本保持不变。为了增大放大倍数，减少输入阻抗，在 Re的两端并联一个较大的旁路电容 Ce，若 Ce两端的交流压降可以忽略，则电压放大倍数将不会因此而下降。电容 C 的作用是隔直流。高频放大电路采用的是 ucp1651 芯片对高频信号进行放大，放大电路如图3-8 所示：TitleC310pFC110pFC210pFR?RES 2被测信号2upc16 51+5 图 3-8 高频信号放大电路 3.2.2 整形电路设

15、计 实用文档.整形电路的作用是将输入的周期性信号，如正弦波、三角波或其他呈周期性变化的波形变换成脉冲波，其周期不变。将其他波形变换成脉冲波的电路有多种，如施密特触发器、单稳态触发器、比较器等，本设计用到是过零比较器，如图 3-9所示：56ABCTitleNumberRevisionSizeBDate:9-Jun-2010 Sheet of File:J:pbj123.DDBDrawn By:10uF1K100kOP37NOT-+5V7404 图 3-9 被测信号整形电路 在整形电路中比较放大电路采用 OP37 将输入得非方波信号（如正弦波，三角波等）转换为方波加以限幅，消波，在利用 7404

16、整形使其转换成 TTL 电平输出。输出波形如图 3-10 所示：UiUo 图 3-10 脉冲形成电路波形图 本电路由放大电路与整形电路两部分组成。对于输入幅度比较小的正弦波，三角波，方波信号，要测量其频率大小，首先要进行放大整形，变成同频率的方波信号，实现此功能的电路如图 3-11 所示：实用文档.23C?10pFR 110KR 239KR p47K+53DG100100uF47K10K1KC e被 测 信 号2Vi10uF1K100kOP37NOT-+5V7404 图 3-11 放大与整形原理图 3.3 逻辑控制电路 控制电路是通用电子计数器完成逻辑控制的指挥系统，控制着主闸门的开启和关闭。

17、在控制电路的协调指挥下，全机各部分电路协调动作，完成各项测量工作。通用电子计数器的测量程序是计数显示复零。也就是说，在主门开启的时间内进行计数，然后由显示电路将计数结果显示出来，接着发出复零信号使仪器又恢复到测量前的初始工作状态。逻辑控制电路用来产生两种控制信号，一种是控制锁存器锁存的脉冲信号，另一种是产生计数器的清零信号，这两种信号都需要由信号负跳变触发，其中控制锁存的信号是由时基信号负跳变触发，清零信号则是由锁存信号的负跳变触发产生，这里就需要用到单稳态触发器，两种信号各由一单稳态触发器负责产生。经选择采用双单稳态触发器 74LS123，手动复位开关 S 按下时，计数器清“0”。其电路如图

18、 3-12 所示：123321A1B2CLR3Q4Q13Cext14RCext15U?A74LS123A1B2CLR3Q4Q13Cext14RCext15U?A74LS123+5+5V123G6A74ALS00R?3.3k+5S?SW-PBR?10kR?10kC?4.7uFC?4.7uF+5+5信号输入清零信号输出锁存信号输出 实用文档.图 3-12 逻辑控制电路图 图 3-13 74LS123 管脚图 表 3-4 74LS123 功能表 设锁存信号和清零信号的脉冲宽度t相同，如果要求 t=0.02s,则得 sCRtextext02.045.0 若取 extR=10K 则fRtCextext4

19、.445.0 取标称值f7.4 3.4 锁存器 3.4.1 电路的选择 锁存器是构成各种时序电路的存储单元，具有 0 和 1 两种状态，一旦状态确定就能自行保持，即长期保持一位二进制码，直到有外部信号作用时才有可能改变。锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存器的作用是将计数器在 1s 结束时所计得的数进行锁存，使显示器上获实用文档.得稳定的测量值。因为在 1s 内要计成千上万个输入脉冲，若不加锁存器，显示器上的数字将随计数器的输出而变化，不便于读数。1s 计数结束时，逻辑控制电路发出锁存信号，将计数器此时的值送译码显示器，因此显示器的数字是稳定

20、的。选用 8D 锁存器 74LS273 可以完成上述功能.当时钟脉冲 CP 的正跳变来到时，锁存器的输出等于输入，即 Q=D。从而将计数器的输出值送到锁存器的输出端。正脉冲结束后，无论 D 为何值，输出端 Q 的状态仍保持原来的状态 Qn 不变所以在计数期间内，计数器的输出不会送到译码显示器。锁存器连接如图3-14 所示：345TitleNumberSizeBDate:9-Jun-2010 SheetFile:J:pbj123.DDBDrawD818Q512D717Q615D614Q716D513Q819D48Q12D37Q25D24Q36D13Q49CLK11CLR1U?74ALS273D8

21、18Q512D717Q615D614Q716D513Q819D48Q12D37Q25D24Q36D13Q49CLK11CLR1U?74ALS273D818Q512D717Q615D614Q716D513Q819D48Q12D37Q25D24Q36D13Q49CLK11CLR1U?74ALS273+5控制锁存器信号输入 图 3-14 锁存器连接电路图 选用三个 8 位锁存器 74L273 可以完成上述功能。当时锁存信号 CP 的正跳变来到时，锁存器的输出等于输入。从而将计数器的输出值送到锁存器的输出端。高电平结束后，无论 D 为何值，输出端的状态仍保持原来的状态不变。所以,在计数期间内，计数器的

22、输出不会送到译码显示器。D 触发状态转换真值表如图所示：表 3-5 D 触发状态转换真值表 实用文档.3.4.2 8 位数据/地址锁存器 74LS273 74LS273 是带清除端的八 D 触发器，只有清除端为高电平时才具有锁存功能，锁存控制端为 11 脚 CLK，在上升沿锁存。74LS273 的 1 脚是复位 CLR,低电平有效,当 1 脚是低电平时,输出脚 2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)全部输出 0,即全部复位;当 1 脚为高电平时，11(CLK)脚是锁存控制端,并且是上升沿触发锁存,当 11 脚有一个上升沿,立即锁存

23、输入脚 3、4、7、8、13、14、17、18 的电平状态,并且立即呈现在在输出脚 2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)上。74LS273 的逻辑功能是，当时钟脉冲 CP 的正跳变来到时，锁存器的输出等于输入，既 Q=D。正脉冲结束后，无论 D 为何值，输出端 Q 的状态仍保持原来的状态 Qn 不变。74LS237 的引脚图如图 3-15 所示 图 3-15 74LS273 管脚图 当脉冲 CLK 的正跳变到达，锁存器的输出等于输入，即 Q=D。从而将从而将六个十进制计数器即个位、十位、百位、千位、万位、十万位的输出值送到锁存器

24、的输出端，正脉冲结束后，无论 D 为何值，输出端 Q 的状态仍保持原来的状态不变，所以在计数期间计数器的输出不会送到译码显示器。3.5 译码显示电路设计 3.5.1 七段数字显示器 在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果；另一方面用于监视数字系统的工作情况。实用文档.因此，数字显示电路是许多的数字设备不可缺少的部分。数字显示电路通常由译码器，驱动器和显示器等几个部分组成，如图 3-16 所示：图 3-16 数字显示框图 下面对显示器和译码器驱动器分别进行介绍。电子显示技术的应用与研究涉及的范围很广，包括各种发光材料的发光机理的研究、实

25、验；各种显示方式的基本原理及其结构形式，显示用的材料与器件的选择和制作工艺；显示信息的输入、变换、处理和控制，等等。随着科学技术的发展，随着经济、军事、社会与人们生活的发展，信息的种类和数量不断增加。人们生活在信息计会中，每时每刻都在获得某种信息。数码显示器是用来显示数字，文字或符号的器件，现在已有很多种不同类型的产品，广泛应用与各种数字设备中，目前数码显示器件正朝着小型，低功耗，平面化方向发展。数码显示方式一般有三中：第一种是字形重叠式，它是将不同字符的电极重叠起来，要显示字符，只需要使相应的电极发光即可，如辉光放电管，边光显示管等。第二种是分端式，数码是由分布在同一平面上若干端发光的笔划组

26、成，如荧光数码管等。第三种是点阵式，它由一些按一定规律排列的可发光的点阵组成，利用光点的不同的组合便以显示不同的数码，如场发光记分牌。近年来，由于半导体的制作和加工工艺逐步成熟和完善，发光二极管（LED：Light Emitting Diode）已日趋在固体显示中占主导地位。LED 之所以受到广泛重视而得到迅速发展，是与它本身所具有的优点分不开的。这些优点概括起来是：亮度高、工作电压低、功耗小、小型化而易与集成电路匹配、驱动简单、寿命长、耐冲击和性能稳定。LED 的发展前景极为广阔，目前正朝着更高亮度、更高耐气候性、更高的发光密度、更高的发光均匀性、可靠性、全色化方向发展。由组成半导体的材料不

27、同而可以得到能发出不同色彩的 LED 晶点。近几年，随着微电子技术、自动化技术、计算机技术的迅速发展，半导体制作工艺日趋成熟，实用文档.导致 LED 显示点尺寸越来越小，解析度越来越高，而可将显示光的三基色（红、绿、蓝）复原成全彩色效果，使得发光二极管（LED）作为显示器件的应用范围日益扩大。为了使数码管能将数码所代表的数显示出来，必须将数码经译码器译出，然后经驱动器点亮对应的段 计数显示电路采用十进制计数/七段译码器和七段 LED 数码管组成 8 位十进制计数显示器。内部包含十进制计数和七段译码器两部分，译码输出可以直接驱动 LED 数码管。R 为清零端，当 R=1 时计数器全部清零。INH

28、 端接闸门控制信号，当 INH=0 时，计数器计数；当 INH=1 时，停止计数，但显示的数字被保留。电路中的 RBI 与 RBO 端多级级联，作用是自动消隐无效零。例如，计数状态为“000680”，电路自动消隐左边三位无效零，显示为“680”，以符合习惯。LED 显示 LED（Light-Emitting Diode,发光二极管）有七段和八段之分，也有共阴和共阳两种。LED 数码显示管显示原理和结构 单个 LED 是由 7 段发光二极管构成的显示单元，有 10 个引脚，对应于 7 个段、一个小数点和两个公共端。LED 数码管结构简单，价格便宜。图 2.7.1 是八段 LED 数码管的结构和原

29、理图：图 316（a）为八段共阴数码管结构图。八段数码管由八只发光二极管组成，编号是 a、b、c、d、e、f、g 和 dp，分别与同名管脚相连。图 3-17 八段 LED 数码管原理和结构 八段 LED 数码显示管原理很简单，是通过同名管脚上所加电平的高低来控制发光二极管是否点亮从而显示不同字形的。例如，若在共阴 LED 管的 dp、g、实用文档.f、e、d、c、b、a 管脚上分别家上 7FH 控制电平（即 dp 上为 0 伏，不亮；其余为 TTL 高电平，全亮），则 LED 显示管显示字形“8”。7FH 是按 dp、g、f、e、d、c、b、a 顺序排列后的十六进制编码（0 为 TTL 低电平

30、，1 为 TTL 高电平），常称为字形码。因此，LED 上所显示的字形不同，相应的字形码也不一样。八段共阴能显示的字形及相应字形码如表1 所列。该表常放在内存中，SGTB 为表的起始地址，个地址偏移量为相应字形码对表起始地址的项数。由于“B”和“8”、“D”和“0”字形相同，故“B”和“D”均以小写字母“b”和“d”显示。图 316（b）为共阳八段 LED 管的原理图。图中，所有发光二极管阴极共连后接到引脚 G，G 脚为控制端，用于控制 LED 是否点亮。若 G 脚接地、则 LED被点亮；若 G 脚接 TTL 高电平，则它被熄灭。图 316（c）为共阳八段 LED 数码显示管原理图。图中，所有

31、发光二极管阳极共连后接到 G脚。正常显示时 G脚接+5V，各发光二极管是否点亮取决于 adp 各引脚上是否低电平 0 伏。因此，共阴和共阳所需字形码恰好相反，如表 36所列。表 3-6 八段 LED 数码显示管字形码表 3.5.2 译码显示电路 实用文档.译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。变量译码一般是一种较少输入变为较多输出的器件，一般分为 2n 译码和 8421BCD 码译码两类。显示译码主要解决二进制数显示成对应的十、或十六进制数的转换功能，一般其可分为驱动 LED 和驱动 LCD 两类。在数字系统中常见的数码显示器通常有：发光二极管数码管(LED

32、 数码管)和液晶显示数码管(LCD 数码管)两种。发光二极管数码管是用发光二极管构成显示数码的笔划来显示数字，由于发二极管会发光，故 LED 数码管适用于各种场合。液晶显示数码管是利用液晶材料在交变电压的作用下晶体材料会吸收光线，而没有交变电场作用下有笔划不会听吸光，这样就可以来显示数码，但由于液晶材料须有光时才能使用，故不能用于无外界光的场合（现在便携式电脑的液晶显示器是用背光灯的作用下可以在夜间使用），但液晶显示器有一个最大的优点就是耗电相当节省，所以广泛使用于小型计算器等小型设备的数码显示。显示译码器由译码输出和显示器配合使用，最常用的是 BCD 七段译码器。其输出是驱动七段字形的七个信

33、号。常见产品型号有 74LS48、74LS47 等。在本次设计中我采用了 74LS48。74LS48 逻辑功能及说明 逻辑功能：灯测试输入：当0LT 且1BL时，无论03AA状态如何，输出YaYg全部为高电平，都可使被驱动数码管的七段同时点亮，以检查该数码管各段能否正常发光。利用这个功能可以判断显示器的好坏；消隐输入：也称灭灯输入。BI为消隐输入，当0BL时，无论,LT RBI及输入03AA为何值，所有各段输出YaYg均为低电平，显示器处于熄灭状态。RBO为灭零输出；灭零输入：RBI可以按数据显示需要，将显示器所显示的0 予以熄灭，而在显示1 9时不受影响。它在实际应用中是用来熄灭多位数字前后

34、不必要的零位。将灭零输入端与灭零输出端配合使用，很容易实现多位数码显示系统的灭零控制。实用文档.图 3-18 74LS48 芯片管脚图 表 3-7 74LS48 芯片功能表 3.6 计数电路设计 数字频率计的核心内容就是电子计数器,近年来大规模的集成电路得到广泛的应用,在电子计数器电路上也是如此,比如现在的 ICM7216 集成 IC 就是 CMOS工艺制造的专用 IC,专用于对时间,频率,周期等参数的测量.我在这里并不是用这个集成 IC,我用的是小集成块 74LS90。实用文档.74LS90 是异步二五十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。计数器连接

35、电路如图 3-19 所示：3456ABTitleNumberRevisionSizeBDate:9-Jun-2010 Sheet of File:J:pbj123.DDBDrawn By:Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90CP输入清零信号 图 3-19 计数电路 图 3-20 74LS90 引脚排列 表 3-8 74LS90 功能表 通过不同的连接方式，74LS90 可以实现四种不同的逻辑功能；而且还可借助 R0（1）、R0（2）对计

36、数器清零，借助 S9（1）、S9（2）将计数器置 9。其具体功详述如下：实用文档.1计数脉冲从 CP1输入，QA作为输出端，为二进制计数器。2计数脉冲从 CP2输入，QDQLQH作为输出端，为异步五进制加法计数器。3.若将 CP2和 QA相连，计数脉冲由 CP1输入，QD、QC、QB、QA作为输出端，则构成异步 8421 码十进制加法计数器。4.若将 CP1与 QD相连，计数脉冲由 CP2输入，QA、QD、QC、QB作为输出端，则构成异步 5421 码十进制加法计数器。5.清零、置 9 功能。a：异步清零 当 R0（1）、R0（2）均为“1”；S9（1）、S9（2）中有“0”时，实现异步清零功

37、能，即 QDQCQBQA=0000。b：置 9 功能 当 S9（1）、S9（2）均为“1”；R0（1）、R0（2）中有“0”时，实现置 9 功能，即 QDQCQBQA=1001.74LS90 采用的是 8421BCD 计数方式，计数脉冲 CP 由 CP0输入，Q0接 CP1，则该计数器先进行 2 进制计数，再进行 5 进制计数，从而完成 8421BCD 的十进制计数，连接图如图 3-21 所示：543Q012Q19Q28Q313S16S27R12R23CP014CP11U?74LS90CP输入输出 图 3-21 8421BCD 码计数 3.7 分频器电路设计 高频率信号从输入端口进入，经过放大

38、器放大，在经过分频器进行 10 分频，得到需要的信号。分频电路选用集成电路 74LS90 进行设计较简便。74LS90 是异步二五十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。采用 1 片 74LS90 实现 10 分频。10 分频电路如图 3-22 所实用文档.示：345TitleNumberSizeBDate:9-Jun-2010File:J:pbj123.DQ012Q19Q28Q313S16S27R12R23CP014CP11U?74LS90CP输入输出 图 3-22 10 分频电路 3.8 电源电路设计 稳压电路用于当电网电压产生波动时稳压电路利用其反

39、馈使输出电压保持稳定。对于整个电源电路来说稳压电路的设计是整个电路的设计至关重要的一环，它直接影响一个稳压电源的好坏。对于频率计电源电路的设计，我采用一个7805 三端稳压器电源，由三端稳压器提供稳定的+5V 直流电源供整机电路使用。电源电路图如 3-23 所示：12CBA1234C210pFC410pFC12200uFC32200uFD1IN10OUTINGNDLM7805VDD+5V+9V220VUo 图 3-23 电源电路 在上述电路中，电路中使用一个 7805 来为其他模块提供稳定可靠的电源。电源变压器将交流电网 220V 的电压变为所需要的电压值，然后通过整流电路将交流电压变成脉动的

40、直流电压。由于此脉冲的直流电压还含有较大的纹波，必须通过滤波电路加以滤除，从而得到平滑的直流电压。在整流、滤波电路之后，接上 7805 稳压电路，从而维持输出稳定的直流电压。二极管 DQ 起保护作用。当输入对地短路时，其点位迅速降为零，而输出端接有大电容，其电压仍然接近于源输出电压，这时，大电容将通过三端稳压内部实用文档.调整管释放电荷，调整管的 PN 结在高电压下有可能被击穿，如果装了二极管 D，就能及时将电容上电荷释放掉，从而保护了稳压器。C1 和 C2 用于输入整流滤波，C3 提高 7805 的纹波抑制能力，C4 用来改变IC 的瞬态响应。第四章 数字频率计技术指标和误差分析 4.1 数

41、字频率计技术指标 频率准确度：一般用相对误差来表示，即 xxxxxfffff1 （41）式中NNNfx11为量化误差，是数字仪器所特有的误差，当主控门时间T 选定，xf越低，量化误差越大ccff为主控门时间相对误差，主要由时机电路标准频率的准确决定，xccfff1。频率测量范围：在输入电压符合规定要求值时，能够正常进行测量的频率区间称为频率测量范围。频率测量范围主要由放大整形电路的频率响应决定。本设计频率范围为 1Hz10MHz。数字显示位数：频率计的数字显示位数决定了频率计的分辨率。位数越多，分辨率越高。测量时间：频率计完成一次测量所需要的，包括准备、计数、锁存和复位时间。可得到数字频率计的

42、总电路图如图 4-1 所示：实用文档.1234ABCD4321DCBAA7B1C2D6LT3BI/RBO4RBI5a13b12c11d10e9f15g14U?74LS48A7B1C2D6LT3BI/RBO4RBI5a13b12c11d10e9f15g14U?74LS48A7B1C2D6LT3BI/RBO4RBI5a13b12c11d10e9f15g14U?74LS48A7B1C2D6LT3BI/RBO4RBI5a13b12c11d10e9f15g14U?74LS48A7B1C2D6LT3BI/RBO4RBI5a13b12c11d10e9f15g14U?74LS48A7B1C2D6LT3BI/R

43、BO4RBI5a13b12c11d10e9f15g14U?74LS48D818Q512D717Q615D614Q716D513Q819D48Q12D37Q25D24Q36D13Q49CLK11CLR1U?74LS273D818Q512D717Q615D614Q716D513Q819D48Q12D37Q25D24Q36D13Q49CLK11CLR1U?74LS273D818Q512D717Q615D614Q716D513Q819D48Q12D37Q25D24Q36D13Q49CLK11CLR1U?74LS273Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?

44、74LS90Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90Q311Q28Q19Q012MS16MS27MR12MR23CLK014CLK11U?74LS90+5+5+5A1B2CLR3Q4Q13Cext14RCext15U?A74LS123A1B2CLR

45、3Q4Q13Cext14RCext15U?A74LS123+5+5V123U?A74ALS00R?3.3k+5S?SW-PBR?10kR?10kC?4.7uFC?4.7uF+5+51234abfcgdeDPYabcdefg dpdpLED6abfcgdeDPYabcdefg dpdpLED5abfcgdeDPYabcdefg dpdpLED4abfcgdeDPYabcdefg dpdpLED3abfcgdeDPYabcdefg dpdpLED2abfcgdeDPYabcdefg dpdpLED1+5R1107KR2 36K123U?A74ALS00123A74ALS00C210pFC410pF

46、C12200uFC32200uFIN10OUTINGNDLM7805VDD+5V+9VC22pFCT5-20PFCryR?1M84762513555GNDToTRTHCtRdOUTC?10pFC310pFR110KR239KR?RES2+5C110pFC210pFRp47K+53DG100100uF47K10K1KK2K1+5R?RES2220V10uF0.0 1uFCe被测信号1Q012Q19Q28Q313S16S27R12R23CP014CP11U?74LS90+5VBELLR11KR21K32768HzCLK3D2Q5Q6A74LS74CP111CP09CP010R12Q143Q55Q6

47、4Q76Q814Q913Q1015Q121Q132Q47CD4060+5VUo标准1Hz信号被测信号2upc1651Q?NPNKa10uF1K100kOP37NOT-+5V7404 图 4-1 数字频率计整体电路图 4.2 电路的误差分析 在测量过程中，误差是普遍存在的。只要进行测量，就会有测量误差存在。实用文档.本次设计的数字频率计显然也是一种测量工具，也存在着其特有的误差。对误差进行一定的分析，有助于对设计进行优化和改善。计数式测量频率的测量方法的测量误差：由 fx=NT （42）可得 xxff=NNTT （43）从上式可以看出：电子计数器测量频率方法引起的频率测量相对误差，由计数器脉冲计

48、数相对误差和标准时间相对误差两部分组成。在此，对这两种相对误差分别讨论，相加后可得到总的频率测量相对误差。4.2.1 量化误差1 误差（脉冲计数误差）测频时，闸门的开户时刻与计数脉冲之间的时间关系是不相关的，即是说它们在时间轴上的相对位置是随机的。即便在相同的主门开启时间 T（先假定标准时间相对误差为零）内，计数器所计得的数却不一定相同，这便是量化误差（又称脉冲计数误差）即1 误差产生的原因。图 4-2 量化误差产生示意图 如图 4-2 中，T 为计数器的闸门开启时间，Tx为被测信号周期，t1为闸门开启时刻至第一个计数脉冲前沿的时间，t2为闸门关闭时刻至下一个计数脉冲前沿的时间。设计数值为 N

49、（处在 T 区间之内窄脉冲的个数，图中 N=5），由图可见：T=N Tx+t1t2 （44）=N+12xttT Tx （45）实用文档.N=12xttT （46）考虑t1和t2都是小于等于 Tx的正时间量，由（46）式可以看出，t1t2虽然可能为正或为负，但它们的绝对值不会大于 Tx，N 的绝对值也不会大于 1。联系到N 为计数增量，它只能为实整数。在以 T，Tx为定值的情况下，无论 T1、T2如何变化，N 的取值将趋向于三个可能性，即N=0、1、1。所以，脉冲计数最大绝对误差即1 误差 N=1 则脉冲计数最大相对误差为：NN=1N=1xf T （47）式中，fx为被测信号频率 T 为闸门时间

50、 由（46）式可以得出以下结论：被测信号频率越高，闸门时间越宽，此项相对误差越小。4.2.2 闸门时间误差（标准时间误差）闸门时间不准，造成主门开户到关闭的时间稍长或稍短，显然要产生测频误差。闸门时间信号是由振荡电路所产生，设振荡频率为 fc，所以有：T=1cf （48）对上式微分，得到：dT=2ccdff （49）由（49）除以（48）式可以得到：dTT=ccdff （410）将其改写为：TT=ccff （411）如果按最坏的情况考虑，测量频率的最大相对误差应写为：实用文档.xxff=（1xf T+|ccff|）（412）对（412）式加以分析，看出要提高频率测量的准确度，应采取如下措施：a