quartusII图形设计过程教程解读.pdf

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1、 20 Quartus II 的使用.2 1 工程建立.2 2 原理图的输入.5 3 文本编辑（verilog）.15 4 波形仿真.16 20 Quartus II 的使用 在这里，首先用最简单的实例向读者展示使用 Quartus II 软件的全过程。进入 WINDOWS XP 后，双击 Quartus II 图标，屏幕如图 1.1 所示。图 1.1 Quartus II 管理器 1.1 工程建立 使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系

2、列和器件（也可以让Quartus II 软件自动选择器件）。建立工程的步骤如下：20 （1）选择File菜单下New Project Wizard，如图1.2所示。图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。可以直接选择Finish，以下的设置过程可以在设计过程中完成。图 1.3 项目目录和名称 20 （3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。图 1.5 选择器件 20 （5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。图 1.6 选择

3、 EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。图 1.7 项目概要 1.2 原理图的输入 原理图输入的操作步骤如下：20 （1）选择 File 菜单下 New，新建图表/原理图文件，如图 1.8 所示。图 1.8 新建原理图文件（2）在图 1.9 的空白处双击，屏幕如图 1.10 所示：（3）在图 1.10 的 Symbol Name 输入编辑框中键入 dff 后，单击 ok 按钮。此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个 input、not、output 符号，如图 1.11 所

4、示；在图 1.11 中，将光标移到右侧 input右侧待连线处单击鼠标左键后，再移动到 D 触发器的左侧单击鼠标左键，即可看到在 input 和 D 触发器之间有一条线生成；20 图 1.9 空白的图形编辑器 图 1.10 选择元件符号的屏幕 图 1.11 放置所有元件符号的屏幕 20 （5）重复（4）的方法将 DFF 和 output 连起来，完成所有的连 线电路如图 1.12 所示；（6）在图 1.12 中，双击 input_name 使其衬低变黑后，再键入 clk，及命名该输入信号为 clk，用相同的方法将输出信号定义成 Q；如图 1.13 所示。（7）在图 1.13 中单击保存按钮，以

5、默认的 try1 文件名保存，文件后缀为 bdf。图 1.12 完成连线后的屏幕 20 图 1.13 完成全部连接线的屏幕（8）在图 1.8 中，单击编译器快捷方式按钮，完成编译后，弹 出菜单报告错误和警告数目，并生成编译报告如图 1.14 所示；图 1.14 完成编译的屏幕（9）若需指定器件，选择 Assignments 菜单下 Device 选项，屏 幕如图 1.15 所示；20 图 1.15 器件设置（10）完成如图 1.15 所示的选择后，单击 OK 按钮回到工作 环境；（11）根据硬件接口设计，对芯片管脚进行绑定。选择 Assignments 菜单下 Pins 选项；（12）双击对应

6、管脚后 Location 空白框，出现下拉菜单中选 择要绑定的管脚，如图 1.16 所示；图 1.16 管脚指定 20 （13）在图 1.16 中完成所有管脚的分配，并把没有用到的引 脚设置为 As input tri-stated,AssignmentsDeviceDevice and Pin Options Unused Pins，然后重新编译项目；（14）对目标版适配下载，（此处认为实验板已安装妥当，有 关安装方法见实验板详细说明）单击按钮，屏幕显示如图 1.17 所示；图 1.18 适配下载界面（15）选择 Hardware Setup，如图 1.19 所示；20 图 1.19 下载硬

7、件设置（16）在图1.19中选择添加硬件ByteBlasteMV or ByteBlaster II，如图 1.20 所示；图 1.20 添加下载硬件（17）可以根据需要添加多种硬件于硬件列表中，双击可选列表中需要的一种，使其出现在当前选择硬件栏中（本实验板采用ByteBlaster II 下载硬件），如图 1.21 所示；20 图 1.21 选择当前下载硬件（18）选择下载模式，本实验板可采用两种配置方式，AS 模式对配置芯片下载，可以掉电保持，而 JTGA 模式对 FPGA 下载，掉电后 FPGA 信息丢失，每次上电都需要重新配置，如图 1.22 所示；图 1.22 选择下载模式（19）选

8、择下载文件和器件，JTAG 模式使用后缀为 sof 的文 件，AS 模式使用后缀为 pof 的文件，选择需要进行的操作，分别如图 1.23，图 1.24 所示；使用 AS 模式时，还 20 要设置 Assignments 菜单下 Device，如图 1.25，选择图1.25 中 Device&Pin Options，如图 1.26，选择使用的配置芯片，编译；图 1.23 JTAG 下载模式 图 1.24 AS 下载模式 20 图 1.25 器件选项 图 1.25 配置芯片选择（20）点击 Start 按键，开始下载。1.3 文本编辑（verilog）这一节中将向读者简单介绍如何使用 Quart

9、us II 软件进行文本编辑。文本编辑（verilog）的操作如下：（1）建立我们的 project2 项目如下图：20 图 1.26 建立项目 project2（2）在软件主窗口单击 File 菜单后，单击 New 选项，选择Verilog HDL File 选项，如图 1.27 所示：20 图 1.27 新建 Verilog HDL 文件（3）单击 OK 进入空白的文本编辑区，进行文本编辑，本节列举一个 D 触发器的例子，其完成后的屏幕如图 1.28 所示；图 1.28 完成编辑后的屏幕 20 （4）V 文件名必须与模块面相同，将 dff1.v 文件设置为顶层文 件，ProjectSet

10、as Top-level Entity（5）完成编辑后的步骤与完成原理图编辑的步骤相同，请参考 1.1 节有关内容。（6）利用 v 文件生成原理图模块。在 v 文件编辑界面中，FileCreat/UpdateCreat Symbol Files for Curent File.1.4 波形仿真 下面以 1.2 节中 project2 为例，介绍使用 Quartus II 软件自带的仿真器进行波形仿真的步骤。（1）打开 project2 项目，新建波形仿真文件，如图 1.29；图 1.29 新建矢量波形文件（2）在建立的波形文件左侧一栏中，点击鼠标右键，在弹出菜单中选择 Insert Node

11、or Bus，如图 1.30 所示；20 图 1.29 矢量波形文件节点加入（3）在出现的图1.30中，选择Node Finder，将打开Node Finder 对话框，本试验对输入输出的管脚信号进行仿真，所以在Filter 中选择 Pins：all，点击 List 按钮，如图 1.31 所示；图 1.30 节点加入工具框 20 图 1.31 Node Finder 对话框（4）在图1.31左栏中选择需要进行仿真的端口通过中间的按钮加入到右栏中，点击 OK，端口加入到波形文件中，如图1.32；图 1.32 加入仿真节点后的波形图 （5）在图 1.32 中，选择一段波形，通过左边的设置工具条，给 20 出需要的值，设置完成激励波形，保存后如图 1.33 所示；图 1.33 设置好激励波形的波形文件 （6）设置为功能仿真：AssignmentTiming Analysis Settings-Simulator SettingsSimulation mode 选择 Functional,生成网络表 ProcessingGenerate Functional Simulation Netlist；（7）点击快捷按钮，开始仿真，完成后得到波形如图 1.34 所示，根据分析，功能符合设计要求。图 1.33 波形仿真结果