SRIO设计与应用教案.pptx

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1、会计学1SRIO设计与应用设计与应用主要内容主要内容n nRapidIO概述概述n nC6000 DSP的SRIO接口设计n nSRIO Switch的电路设计n nSRIO网络路由的配置n nSRIO接口的使用方法n nSRIO电路PCB设计与调试n nC6000 DSPS的SRIO软件设计n n基于SRIO互联的系统实例第1页/共68页1.RapidIO概述概述n n业界开放标准，点对点嵌入式互联技术；业界开放标准，点对点嵌入式互联技术；n n具有低时延、宽带宽、低传输开销、低管脚数等特点具有低时延、宽带宽、低传输开销、低管脚数等特点 ；n n采用硬件进行错误检测和恢复具有很高的可靠性采用

2、硬件进行错误检测和恢复具有很高的可靠性 ；n n工作频率和端口宽度具有可升级性；工作频率和端口宽度具有可升级性；n n采用分层的架构，物理层、传输层和逻辑层，层与层之间的功能采用分层的架构，物理层、传输层和逻辑层，层与层之间的功能相对独立，便于各层灵活扩展相对独立，便于各层灵活扩展 。第2页/共68页1.RapidIO概述概述n nRapidIO在嵌入式系统中的位置第3页/共68页1.RapidIO概述概述n n基于RapidIO互联的系统结构第4页/共68页1.RapidIO概述概述n nRapidIO协议的分层结构第5页/共68页1.RapidIO概述概述n nRapidIO系统中数据包的

3、传输流程第6页/共68页When To Use RapidIORapidIO On the backplane-Future proof-High throughput-Low deterministic latency-Guaranteed packet delivery-Prioritized trafficRapidIO for fault tolerantSystems-Flexible sparing strategies-Continued system operation in the event of single faults-Rapid detection of fault

4、s-Flexible response to faultsRapidIO on board as the single,simple interconnect among all boardcomponentsProtect your SW investment-S-RIO logical layer remains the same across different physical layer-RapidIO scales per port-Saves system total power第7页/共68页Serial RapidIO EcosystemTI,Freescale,Altera

5、 and LSI have announced S-RIO Gen 2 products other suppliers of S-RIO 1.3 have Gen 2 information available under NDA Axxia Communications ProcessorDSP:several products In TCI64xx familyDSP,PowerQUICC&QorIQ multicoreXLS416 family MulticoreProcessorFPGA:Arria and Stratix FamilyFPGA:Virtex 4/5/6familie

6、sFPGAWireless Baseband ProcessorDSP Oct22xxPowerPC based processors460GTSwitches,Bridges&IPCPS and Tsi FamilyNetwork ProcessorOcteon 2 familyNetwork ProcessorWinPath3第8页/共68页RapidIO Enabled EndpointsVendorDeviceS-RIO GenMax S-RIO SpeedDigital Signal ProcessorsTexas InstrumentsTCI6482(Himalaya)13.125

7、GbpsTexas InstrumentsTCI6487/6488(Faraday)13.125GbpsTexas InstrumentsTCI645513.125GbpsTexas InstrumentsTCI6484(Curie)13.125GbpsTexas InstrumentsTMS320C66x(Nyquist)25GbpsFreescaleMSC8144,MSC815625GbpsFreescaleMSC8157/MSC815825GbpsProcessorsFreescaleP4080 QorIQ13.125GbpsFreescaleMPC854313.125GbpsFrees

8、caleMPC854813.125GbpsFreescaleMPC8641/D13.125GbpsFreescaleMPC857213.125GbpsCaviumOcteon II CN66XX,CN63XX25GbpsAMCC/Applied MicroPPC460GT13.125GbpsNetlogic/BroadcomXLS 616/416/40813.125GbpsLSI LogicStarCore SP2704/SP217613.125GbpsMindspeedTranscede 400013.125GbpsWintegraWinpath 313.125GbpsFPGAsXilinx

9、Virtex II,Virtex II Pro,Virtex 4 FX/5LXT,Virtex 5,Virtex 6,Spartan 61/23.125Gbps/6.25GbpsAlteraArria II,Stratix/Stratix II GX,Stratix IV GX,Stratix V GX1/23.125Gbps/5GbpsLatticeLatticeECP3,LatticeECP41/23.125Gbps/6.25Gbps第9页/共68页主要内容主要内容n nRapidIO概述n nC6000 DSP的的SRIO接口设计接口设计n nSRIO Switch的电路设计n nSRI

10、O网络路由的配置n nSRIO接口的使用方法n nSRIO电路PCB设计与调试n nC6000 DSPS的SRIO软件设计n n基于SRIO互联的系统实例第10页/共68页2.C6000 DSP的的SRIO接口设计接口设计n nC6455 SRIO接口简介n n符合符合RapidIO RapidIO 互联协议互联协议1.21.2标准标准 ；n n在逻辑层上支持在逻辑层上支持I/O systemI/O system和和Message passing,Message passing,不不支持支持Global Shared Memory Global Shared Memory；n n可配置为可配置

11、为1 1个个4X4X的端口或的端口或4 4个个1X1X的端口，端口速的端口，端口速率率1.25Gbps1.25Gbps、2.5 Gbps2.5 Gbps或或3.125 Gbps 3.125 Gbps；n n能够响应和发送门铃方式的中断能够响应和发送门铃方式的中断 ；n n支持支持8bits8bits和和16bits16bits两种大小的器件两种大小的器件ID ID；第11页/共68页2.C6000 DSP的的SRIO接口设计接口设计n nC6455 SRIO外设结构第12页/共68页2.C6000 DSP的的SRIO接口设计接口设计n nC6455 SRIO管脚与互联第13页/共68页2.C6

12、000 DSP的的SRIO接口设计接口设计n n基于基于 SRIO SRIO互联的互联的4 C64554 C6455板卡板卡第14页/共68页2.C6000 DSP的的SRIO接口设计接口设计n nC6678 SRIO接口简介n n符合符合RapidIO RapidIO 互联协议标准互联协议标准 ；n n在逻辑层上支持在逻辑层上支持I/O systemI/O system和和Message passing,Message passing,不不支持支持Global Shared Memory Global Shared Memory；n n可配置为可配置为1 1个个4X4X、4 4个个1X1X、

13、2 2个个2X2X、1 1个个2X+22X+2个个1X1X端口，端口速率端口，端口速率1.25Gbps1.25Gbps、2.5 Gbps2.5 Gbps、3.125 3.125 GbpsGbps和和 5 Gbps 5 Gbps；n n能够响应和发送门铃方式的中断能够响应和发送门铃方式的中断 ；n n支持支持8bits8bits和和16bits16bits两种大小的器件两种大小的器件ID ID；n n支持组播支持组播ID;ID;第15页/共68页2.C6000 DSP的的SRIO接口设计接口设计n n基于基于 SRIO SRIO互联的互联的5 C66785 C6678板卡板卡第16页/共68页主

14、要内容主要内容n nRapidIO概述n nC6000 DSP的SRIO接口设计n nSRIO Switch的电路设计的电路设计n nSRIO网络的配置n nSRIO接口的使用方法n nSRIO电路PCB设计与调试n nC6000 DSP的SRIO软件设计n n基于SRIO互联的系统实例第17页/共68页3.SRIO Switch电路设计电路设计n nTundra Tsi568 Switch芯片第18页/共68页3.SRIO Switch电路设计电路设计n n面向DSP Farm应用第19页/共68页3.SRIO Switch电路电路设计设计n n主要电路设计JTAG电路I2C电路工作模式选择

15、端口开关控制第20页/共68页主要内容主要内容n nRapidIO概述n nC6000 DSP的SRIO接口设计n nSRIO Switch的电路设计n nSRIO网络的配置网络的配置n nSRIO接口的使用方法n nSRIO电路PCB设计与调试n nC6000 DSP的SRIO软件设计n n基于SRIO互联的系统实例第21页/共68页4.SRIO网络的配置网络的配置n n交换机与节点的区别 交换机：路由表；存储与转发；没有路由表；存储与转发；没有IDID，HopcntHopcnt；节点：数据包与维护包收发；有数据包与维护包收发；有IDID；n n节点ID的配置 唯一性；自行分配或者唯一性；自

16、行分配或者HostHost分配；分配；源源IDID与目的与目的IDID；大；大IDID和小和小IDID第22页/共68页4.SRIO网络的配置网络的配置n nC6455 SRIO的初始化第23页/共68页4.SRIO网络的配置网络的配置n nSwitch路由表的配置 1 1）JTAGJTAG配置；配置；2 2）EEPROMEEPROM配置；配置；3 3）HostHost维护配置。维护配置。第24页/共68页5.SRIO接口的使用方法接口的使用方法第25页/共68页主要内容主要内容n nRapidIO概述n nC6000 DSP的SRIO接口设计n nSRIO Switch的电路设计n nSRI

17、O网络的配置n nSRIO接口的使用方法n nSRIO电路电路PCB设计与调试设计与调试n nC6000 DSP的SRIO软件设计n n基于SRIO互联的系统实例第26页/共68页6.SRIO电路电路PCB设计与调试设计与调试n n设计高速串行电路的相关基本知识；设计高速串行电路的相关基本知识；n n高速串行电路的设计流程；高速串行电路的设计流程；n n高速串行电路高速串行电路PCBPCB设计注意事项；设计注意事项；n nSRIOSRIO的调试方法；的调试方法；n nSRIOSRIO调试可能出现的问题及解决调试可能出现的问题及解决n n其它其它第27页/共68页6.16.1设计高速串行电路的相

18、关基本知识设计高速串行电路的相关基本知识设计高速串行电路的相关基本知识设计高速串行电路的相关基本知识1 1）.SRIO.SRIO信号特性：信号特性：a.a.频率高：频率高：1.25Gbps,2.5Gbps,3.125Gbps.1.25Gbps,2.5Gbps,3.125Gbps.b.b.信号翻转快：信号翻转快：8b/10b8b/10b编码的目的是通过足够的翻转来提取时钟；编码的目的是通过足够的翻转来提取时钟；c.c.利用模拟的利用模拟的SERDESSERDES驱动低摆幅的驱动低摆幅的CMLCML缓冲器，在特性上类似于模缓冲器，在特性上类似于模拟和射频信号；拟和射频信号；第28页/共68页CML

19、（Current Mode Logic）n n与与LVDSLVDS，ECLECL同为高速信号传输电平标准；同为高速信号传输电平标准；n nCML:CMLCML:CML电平是所有高速数据接口中最简单的一种。其输入和输电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。出是匹配好的，减少了外围器件，适合于更高频段工作。n nV VPPPP一般为一般为800mV800mV，可以通过芯片内部寄存器设置，可以通过芯片内部寄存器设置，SRIOSRIO物理层规物理层规范规定范规定Short RunShort Run情况下为情况下为500500，1000mVpp1

20、000mVpp，Long RunLong Run情况下为情况下为n n800800，1600mVpp1600mVpp，第29页/共68页n nCMLCML之间的连接分两种情况：当收发两端的器件之间的连接分两种情况：当收发两端的器件使用相同的电源电压时（收端和发端具有相同的使用相同的电源电压时（收端和发端具有相同的共模电压），共模电压），CMLCML到到CMLCML可以采用直流耦合方式，可以采用直流耦合方式，信号线上可以不加任何耦合器件；当收发两端器信号线上可以不加任何耦合器件；当收发两端器件采用不同电源电压时，必须使用交流耦合，件采用不同电源电压时，必须使用交流耦合，中间加隔直电容。一般为中间

21、加隔直电容。一般为0.1u0.1u或或0.01uf 04020.01uf 0402封装封装或者更小封装的陶瓷电容。或者更小封装的陶瓷电容。以以C6455C6455和和Tsi568Tsi568为例。为例。C6455 SRIOC6455 SRIO供电为供电为1.25V,Tsi568 SRIO1.25V,Tsi568 SRIO供电为供电为1.2,1.5V,1.2,1.5V,它们之间互联它们之间互联就应该加隔直电容；就应该加隔直电容；C6455C6455之间互联可以不加隔之间互联可以不加隔直电容。直电容。第30页/共68页6.1高速电路设计流程高速电路设计流程1 1）制定设计目标：）制定设计目标：计算

22、能力、互联带宽、接口形式、拓扑结构、板型、功耗等等；计算能力、互联带宽、接口形式、拓扑结构、板型、功耗等等；2 2）芯片选型和实施方案：）芯片选型和实施方案：确定主要器件型号，围绕设计目标制定实施方案，越详细越好；最好是根据实施确定主要器件型号，围绕设计目标制定实施方案，越详细越好；最好是根据实施方案就能够画出原理图；方案就能够画出原理图；3 3）充分挖掘芯片的详细资料和调试工具）充分挖掘芯片的详细资料和调试工具 EVMEVM板的原理图、板的原理图、PCBPCB及器件选型，如及器件选型，如Spectrum C6455 EVMSpectrum C6455 EVM板的资料就非常全面；板的资料就非常

23、全面；Tsi568ATsi568A这方面的资料也很全面。这方面的资料也很全面。芯片的勘误表等；勘误表有效的避免设计失误。如芯片的勘误表等；勘误表有效的避免设计失误。如C6455 C6455 关于关于PCIPCI Reset Reset，Warm ResetWarm Reset和和Power on ResetPower on Reset的勘误。的勘误。在调试工具上，在调试工具上，Tsi568Tsi568的主机调试软件就很好用。的主机调试软件就很好用。第31页/共68页4 4）原理图设计（细节决定成败！）原理图设计（细节决定成败！）充分参考充分参考EVMEVM的设计（能抄的就抄）；有效避免芯片的的

24、设计（能抄的就抄）；有效避免芯片的勘误；去藕电容的数量、容值和封装等严格按照芯片手勘误；去藕电容的数量、容值和封装等严格按照芯片手册设计；检查交流耦合电容、册设计；检查交流耦合电容、LVDSLVDS端接、端接、LVPECLLVPECL端接、端接、Open-drainOpen-drain的上下拉电阻、电源的虑波等细节。的上下拉电阻、电源的虑波等细节。画完之后除了自己检查最好还有其他人画完之后除了自己检查最好还有其他人ReviewReview。5 5）PCBPCB设计设计a.a.建立封装；（每一个工程都应有独立的建立封装；（每一个工程都应有独立的PCBPCB库）库）b.b.绘制板框；设置禁布区；绘

25、制板框；设置禁布区；c.c.合理布局主要器件并估计走线层数；合理布局主要器件并估计走线层数；第32页/共68页d.d.综合各芯片对电源综合各芯片对电源 /地的要求确定平面层数；地的要求确定平面层数；e.e.按照按照SISI的原则考虑叠层，优先保证高速串行电路的的原则考虑叠层，优先保证高速串行电路的SISI；f.f.确定好每层的走线，电源地平面的划分，形成文档；确定好每层的走线，电源地平面的划分，形成文档；g.g.设计单端走线线宽、差分线的线宽和间距、过孔的参数；设计单端走线线宽、差分线的线宽和间距、过孔的参数；（差分线线宽和间距设置的考虑因素）（差分线线宽和间距设置的考虑因素）h.h.把叠层、

26、各层单端线宽、差分线宽和间距、阻抗控制要求、把叠层、各层单端线宽、差分线宽和间距、阻抗控制要求、板厚要求及其他要求发送给制板商，要求他们评估可行板厚要求及其他要求发送给制板商，要求他们评估可行性，按照他们的反馈作调整，达到满足己方的设计目标性，按照他们的反馈作调整，达到满足己方的设计目标并且制板商也能制造的目的。（这个过程很重要）并且制板商也能制造的目的。（这个过程很重要）第33页/共68页l.l.前仿真，确定端接形式、阻值大小等前仿真，确定端接形式、阻值大小等m.m.开始小器件的布局，包括电容、电阻；开始小器件的布局，包括电容、电阻；（注意端接电阻、交流耦合电容、去藕电容的位置）（注意端接电

27、阻、交流耦合电容、去藕电容的位置）n.n.设置设置Design RulesDesign Rules，包括各种间距；，包括各种间距；o.o.开始开始PCB LayoutPCB Layout，走线并划分电源地平面；，走线并划分电源地平面；p.p.连接性和设计规则检查；连接性和设计规则检查；q.q.后仿真，局部调整；后仿真，局部调整；r.r.出出GerberGerber文件；文件；s.s.用用CAM350CAM350检查检查GerberGerber文件；文件；t.t.投板（投板（GerberGerber文件文件+制板要求）；制板要求）；第34页/共68页几点说明：几点说明：1).1).阻抗控制不需要

28、自己根据制板商提供的资料在阻抗控制不需要自己根据制板商提供的资料在hyperLynxhyperLynx里设置和调整，不同制板商的工艺不尽里设置和调整，不同制板商的工艺不尽相同，只有他们最了解自己的工艺，所以对于客相同，只有他们最了解自己的工艺，所以对于客户只需跟制板商提需求，然后根据制板商的反馈户只需跟制板商提需求，然后根据制板商的反馈设计板卡；设计板卡；2).SRIO2).SRIO和和GbEGbE的仿真，的仿真，一般的研发者不具备条件。一般的研发者不具备条件。C6455C6455的的IBISIBIS模型里没有模型里没有SRIOSRIO管脚的仿真模型，管脚的仿真模型，Tsi568Tsi568的

29、的IBISIBIS是模型不是是模型不是TundraTundra提供的，而是由第提供的，而是由第三方公司建立的，一般客户很难得到。三方公司建立的，一般客户很难得到。HyperLynxHyperLynx在超高速信号的仿真上准确性受到质疑。在超高速信号的仿真上准确性受到质疑。3).3).芯片厂商的器件手册提供了完整的芯片厂商的器件手册提供了完整的SRIO SRIO 信号在信号在PCB PCB LayoutLayout指导，结合设计者在指导，结合设计者在SISI方面的知识完全可以方面的知识完全可以在不仿真的情况得到较好的效果。在不仿真的情况得到较好的效果。第35页/共68页4.4.高速串行电路高速串行

30、电路高速串行电路高速串行电路PCBPCB设计注意事项设计注意事项设计注意事项设计注意事项1 1）.从从TI TI 推荐的推荐的C6455C6455板卡最小叠层看板卡最小叠层看SRIOSRIO走线层的分布走线层的分布SRIOSRIO信号走在顶层和底层，其他慢速信号走在内层。原因有二：信号走在顶层和底层，其他慢速信号走在内层。原因有二：1.1.表层的微带线表层的微带线有利于高速信号的传输，并且抗干扰性较好；有利于高速信号的传输，并且抗干扰性较好；2.2.紧挨着完整的地平面作为参考紧挨着完整的地平面作为参考平面，有利于信号的回流和屏蔽；平面，有利于信号的回流和屏蔽；第36页/共68页2).SRIO2

31、).SRIO的差分阻抗必须保持在的差分阻抗必须保持在100100欧；欧；3).TI C64553).TI C6455的封装可以直接从网站下载的封装可以直接从网站下载;4).4).过孔对阻抗和过孔对阻抗和SISI有影响（如何设计合理的孔的大小和铜环的有影响（如何设计合理的孔的大小和铜环的厚度可以参考文献：厚度可以参考文献：Tsi568A Serial RapidIO Multi-Port Tsi568A Serial RapidIO Multi-Port Switch Layout GuidelinesSwitch Layout Guidelines），），TITI推介了推介了8-188-18的

32、过孔；的过孔；5).TI5).TI推荐推荐ACAC耦合电容为容值为耦合电容为容值为0.1uf0.1uf，封装，封装04020402或者更小封装或者更小封装电容，电容，ACAC耦合电容放置越靠近接收端越好。而耦合电容放置越靠近接收端越好。而Tsi568Tsi568推荐推荐0.01uf0.01uf。实际调试中两种容值都用过，很难区分哪一个更。实际调试中两种容值都用过，很难区分哪一个更好；最好的办法是好；最好的办法是C6455 C6455 用用0.1uf,Tsi5680.1uf,Tsi568用用0.01uf0.01uf；6).6).TI TI 在说明在说明SRIOSRIO信号走线的时候，把信号线分为

33、三段：接收信号走线的时候，把信号线分为三段：接收端，发送端和中间联线；（接收端：接收焊盘到耦合电容；端，发送端和中间联线；（接收端：接收焊盘到耦合电容；发送端：发送焊盘到发送端：发送焊盘到BGABGA区域之外）；它希望发送端和接区域之外）；它希望发送端和接收端的走线能够直接拷贝它的；接收端，收端的走线能够直接拷贝它的；接收端，BGABGA焊盘到电容焊盘到电容焊盘直接的走线必须在焊盘直接的走线必须在TOPTOP层（即没有过孔），电容的另层（即没有过孔），电容的另一端可以存在过孔；走线的宽度和间距设置原则为保持差一端可以存在过孔；走线的宽度和间距设置原则为保持差分阻抗分阻抗100100欧姆；发送端

34、的出线采用屏蔽效果较好的内层；欧姆；发送端的出线采用屏蔽效果较好的内层；从实际情况看也是有效的。从实际情况看也是有效的。第37页/共68页7).7).中间连线的走线与相关器件的位置有关，但是必须遵守以中间连线的走线与相关器件的位置有关，但是必须遵守以下原则：下原则：n n差分对内两根线的长度差在保持在差分对内两根线的长度差在保持在50mils50mils之内；（最好之内；（最好能够控制完全等长；能够控制完全等长；1.1.长度差异比间距变化更能影响长度差异比间距变化更能影响信号质量；信号质量；2.2.特别是板间互联的时候会加剧长度的差特别是板间互联的时候会加剧长度的差异，造成信号质量的进一步恶化

35、）异，造成信号质量的进一步恶化）n n没有分叉；没有分叉；n n不要长于不要长于12inches12inches；（不同的器件会有不同的要求，一；（不同的器件会有不同的要求，一般般SwitchSwitch芯片驱动能力更强，信号质量更好）芯片驱动能力更强，信号质量更好）n n保持保持100100欧的差分阻抗；欧的差分阻抗；n n不要有多于两套的过孔（发送端的过孔除外）不要有多于两套的过孔（发送端的过孔除外）n n与其它信号线保持与其它信号线保持2 2倍差分间距以上的距离；（倍差分间距以上的距离；（Tsi568Tsi568推荐的是推荐的是5 5倍）倍）第38页/共68页n n只在板内连接，不能用电

36、缆或者连接器；（这一条基只在板内连接，不能用电缆或者连接器；（这一条基本无效，本无效，TITI DSKDSK上的上的SRIOSRIO通路就是两块子板通过通路就是两块子板通过AMCAMC连接器连接；另外做过试验将连接器连接；另外做过试验将TMS320C6455TMS320C6455与与TSI568TSI568通过通过cPCIcPCI机箱二次底板互联在机箱二次底板互联在3.125Gbps3.125Gbps的速率的速率下仍能保持较好的通信质量；但是另外一个试验室的下仍能保持较好的通信质量；但是另外一个试验室的FPGA VII-PROFPGA VII-PRO与与TSI568TSI568通信，在通信，在

37、2.5Gbps2.5Gbps的情况下连的情况下连接不稳定；所以跟具体器件的信号质量有很大的关系）接不稳定；所以跟具体器件的信号质量有很大的关系）第39页/共68页第40页/共68页8).8).时钟设计时钟设计 时钟设计在高速串行电路设计中尤为重要。时钟的稳定性时钟设计在高速串行电路设计中尤为重要。时钟的稳定性决定了高速串行电路的稳定性。决定了高速串行电路的稳定性。JitterJitter如下所示：如下所示：C6455C6455的对的对SRIOSRIO时钟的要求：时钟的要求：第41页/共68页Tsi568Tsi568对时钟的要求：对时钟的要求：S_CLK_1:312.5MHzS_CLK_1:31

38、2.5MHz S_CLK_2:250MHz S_CLK_2:250MHz第42页/共68页时钟的支持的电平标注：时钟的支持的电平标注：LVDS LVPECLLVDS LVPECL高频时钟的产生：高频时钟的产生：1.1.直接使用高精度的差分晶振；直接使用高精度的差分晶振；2.2.高稳定性的晶体高稳定性的晶体+高性能的时钟合成器件；高性能的时钟合成器件；9).DSP9).DSP和和SwitchSwitch使用同一个复位；使用同一个复位；10).PHY10).PHY芯片是数模混合芯片，芯片是数模混合芯片，PHYPHY芯片的资料会对器件布局、电芯片的资料会对器件布局、电源源/地平面处理作出要求，地平面

39、处理作出要求，PHYPHY芯片的模拟端为四对差分线，芯片的模拟端为四对差分线，一般要求在一般要求在PHYPHY芯片管脚处有上拉和去藕，并且差分阻抗保芯片管脚处有上拉和去藕，并且差分阻抗保持为持为100100欧姆欧姆第43页/共68页6.5 SRIO 调试方法调试方法1).1).正确配置正确配置DSPDSP和和Switch SRIOSwitch SRIO的工作模式；的工作模式；如都工作在如都工作在4 Lanes 4 Lanes，1.25Gbps1.25Gbps（注：（注：DSPDSP的配置程序在其的配置程序在其SRIOSRIO的文档中有详细的介绍，拷贝之后根据实际情况的文档中有详细的介绍，拷贝之

40、后根据实际情况稍作改动就可使用；稍作改动就可使用；SwitchSwitch的配置可以通过配置引脚）的配置可以通过配置引脚）2).2).如何判断如何判断SRIOSRIO物理层的连接已经建立；查询物理层的连接已经建立；查询SPn_ERR_STATSPn_ERR_STAT的的PORT_OKPORT_OK位；位；或者查询或者查询SwitchSwitch中相应的寄存器；中相应的寄存器；第44页/共68页3).3).访问访问SwitchSwitch中的寄存器两条途径：中的寄存器两条途径：a.DSPa.DSP作为作为HostHost发起对发起对SwitchSwitch的配置访问；的配置访问；b.b.通过通过

41、JTAGJTAG访问；访问；TundraTundra公司提供了主机软件，公司提供了主机软件，可以通过并口访问可以通过并口访问SwitchSwitch，但是需要制作，但是需要制作/购买购买一条下载线；一条下载线；4).4).如何通过如何通过SwitchSwitch进行数据包的传输；路由表的配进行数据包的传输；路由表的配置；置；5).5).路由表配置的三条途径：路由表配置的三条途径：a.DSPa.DSP作为作为HostHost的动态配置；的动态配置；b.b.主机软件通过下载线实时配置；主机软件通过下载线实时配置；c.c.将路由表信息存在将路由表信息存在EEPROMEEPROM中，上电后自动加中，上

42、电后自动加载；载；第45页/共68页6.6 SRIO6.6 SRIO调试中可能的问题及解决调试中可能的问题及解决调试中可能的问题及解决调试中可能的问题及解决1.1.物理层上建立连接物理层上建立连接 a.a.确认确认DSPDSP和和SwitchSwitch物理层配置是否正确；物理层配置是否正确；b.b.用高采样率的示波器观察波形和眼图；（泰克）用高采样率的示波器观察波形和眼图；（泰克）c.c.如果如果DSPDSP与与SwitchSwitch之间的之间的SRIOSRIO信号线很长，可以考虑调整它们驱动信号的幅度；信号线很长，可以考虑调整它们驱动信号的幅度；第46页/共68页c.采用芯片提供的传输预

43、加重和接收均衡功能采用芯片提供的传输预加重和接收均衡功能传输预加重：传输预加重：传输预加重：传输预加重：将高频加入传输信号，以解决信号衰减及端点将高频加入传输信号，以解决信号衰减及端点 间相移的问题间相移的问题接收均衡：接收均衡：接收均衡：接收均衡：运用增强器传输功能，补偿因电路板及背板引起运用增强器传输功能，补偿因电路板及背板引起的高频传输损耗及相移的高频传输损耗及相移第47页/共68页主要内容主要内容n nRapidIO概述n nC6000 DSP的SRIO接口设计n nSRIO Switch的电路设计n nSRIO网络的配置n nSRIO接口的使用方法n nSRIO电路PCB设计与调试n

44、 nC6000 DSP的的SRIO软件设计软件设计n n基于SRIO互联的系统实例第48页/共68页C6455的的SRIO软件开发软件开发n nSRIO模块的初始化n nDirectIO模式下的数据传输n nDoorbell中断的实现第49页/共68页7.1SRIO模块的初始化模块的初始化n nC6455 SRIO模块框图第50页/共68页7.1SRIO模块的初始化模块的初始化n nC6455 SRIO初始化过程n n使能相关模块使能相关模块n n全局使能全局使能n nPort03Port03使能使能n nLSU,MAU;TXU,RXULSU,MAU;TXU,RXU使能使能n nSERDESS

45、ERDES的配置的配置n nPLLPLL配置：配置配置：配置linklink速率速率n nReceiverReceiver配置：配置：EQ,INVPAIR,RATEEQ,INVPAIR,RATEn nTransmitTransmit配置配置:DE,SWING,:DE,SWING,INVPAIR,RATEINVPAIR,RATE第51页/共68页7.1SRIO模块的初始化模块的初始化n nC6455 SRIO 初始化过程n nSource IDSource ID的配置的配置n nRIO_DEVICEID_REG1RIO_DEVICEID_REG1n nRIO_DEVICEID_REG2RIO_D

46、EVICEID_REG2n nRIO_BASE_IDRIO_BASE_IDn n操作能力的配置操作能力的配置n n源操作能力：源操作能力：RIO_SRC_OPRIO_SRC_OPn n目的操作能力：目的操作能力：RIO_DEST_OPRIO_DEST_OPn n使能使能IOIOn nRIO_SPn_CTLRIO_SPn_CTL第52页/共68页7.1SRIO模块的初始化模块的初始化n nC6455 SRIO 初始化过程n n等待底层连接建立等待底层连接建立n nRIO_SP0_ERR_STATRIO_SP0_ERR_STAT：Port okPort ok！n n使能逻辑层数据流使能逻辑层数据流

47、第53页/共68页7.1SRIO模块的初始化模块的初始化n nC6678 SRIO 初始化过程与C6455的不同n n只能选择只能选择Core0Core0进行进行SRIOSRIO初始化初始化n n需要对需要对PSCPSC进行配置，以使能进行配置，以使能SRIO Power DomainSRIO Power Domain和时钟和时钟n n对对TXTX、RXRX和和PLLPLL的设置之前需要的设置之前需要通过通过KICKKICK寄存器进行解锁，配置寄存器进行解锁，配置完后需要锁定；完后需要锁定；第54页/共68页7.2C6455 DirectIO数据数据传输传输n nLoad/Store 数据传输

48、框图数据传输框图第55页/共68页7.2 C6455 DirectIO数据数据传输传输n nLoad/Store 模块的数据流模块的数据流第56页/共68页7.2 C6455 DirectIO数据数据传输传输n nLoad/Store 寄存器寄存器第57页/共68页7.2 C6455 DirectIO数据数据传输传输n nLoad/Store 寄存器的时序寄存器的时序第58页/共68页7.3 C6678 DirectIO数据数据传输传输n nLoad/Store 寄存器寄存器1第59页/共68页7.3 C6678 DirectIO数据数据传输传输n nLoad/Store 寄存器寄存器2第60

49、页/共68页7.3 C6678 DirectIO数据数据传输传输n nC6678 DirectIO的特点n nSrcID_MAPSrcID_MAP选用选用1616个个RIO_DEVICEID_REGnRIO_DEVICEID_REGn的内容作为的内容作为SOURCE IDSOURCE ID，针对多核应用；，针对多核应用；n nC6678C6678的的LSULSU一次最多可发送一次最多可发送1MB1MB，效率高（，效率高（C6455C6455为为4KB4KB）n nC6678C6678具有具有3232组组shadow registershadow register，每个，每个LSULSU可对应若

50、干组可对应若干组shadow registershadow register，可同时启动多组传输设置；，可同时启动多组传输设置；n n具有具有具有具有LCBLCB和和LTIDLTID，可区别对同一，可区别对同一LSULSU不同不同shadow registershadow register的操作及其返回结果；的操作及其返回结果；n n当传输不成功的时候，具有当传输不成功的时候，具有RESTARTRESTART和和FlushFlush的功能的功能。第61页/共68页7.3 Doorbell中断的实现中断的实现n n初始化Doorbell中断n n与一般的中断初始化基本相同与一般的中断初始化基本相