硬件电子琴电路模块方案设计.pptx

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1、会计学1硬件电子琴电路模块方案设计硬件电子琴电路模块方案设计基础知识基础知识一、节拍 1、在音乐中，时间被分成均等的基本单位，每个单位叫做一个“拍子”或 称一拍。2、拍子的时值是以音符的时值来表示的，一拍的时值可以是四分音符（即以四分音符为一拍），也可以是二分音符（以二分音符为一拍）或八分音符（以八分音符为一拍）。例2/4,3/4等 第1页/共37页n n3、拍子的时值是一个相对的时间概念 比如当乐 曲的规定速度为每分钟 60 拍时，每拍占用的时间是一秒，半拍是二分之一 秒；当规定速度为每分钟 120 拍时，每拍的时间是半秒，半拍就是四分之一 秒。在本次实验中，最小的节拍是1/4拍，规定速度是

2、每拍1秒。可以得到，在我们把音符按照以1/4拍为单位存放到ROM里，而后以4HZ频率读取，则可以实现乐曲的节拍。第2页/共37页基础知识基础知识二、音符与频率n n乐曲中不同的音符实质上表示的是不同频率的声音。n n只要产生不同频率的脉冲，再通过喇叭等播放出来即可。又由于方波容易用定时器产生，故使用方波脉冲。第3页/共37页基础知识基础知识n n要产生音频脉冲：1、算出某一音频的脉冲的周期（1/频率）2、然后将此周期除以2，即为半周期的时间。3、利用定时器，计时这个半周期的时间，每当计时到后，就将输出脉冲的I/O反相。4、重复计时此半周期的时间再对I/O反相，就可以在I/O脚上得到此频率的脉冲

3、。第4页/共37页n n例如，频率为523Hz，其周期为1/523S=1912uS，因此只要令计数器计时956，在每计数956次时就将I/O反接，就可得到中音DO（532Hz）。n n其计数值N可以根据以下公式得到：2N=Tr/Ti=Fi/Fr （Fi为内部时钟频率，Fr为对应音符频率）（Ti为内部时钟周期，Tr为对应音符周期）第5页/共37页音符与频率对应表音符与频率对应表音符与频率对应表音符与频率对应表第6页/共37页n n可以得到：如果以1MHZ为内部时钟频率，要发出低7SI音（494HZ），我们需要计数2024个1MHZ时钟周期，其中，当计数到2024/2=1012个时钟时，将脉冲翻转

4、一次。n n结合前述的节拍，如果要发出低7SI音1拍，则只要持续494HZ方波1秒钟即可，如果按1/4拍单位存放到ROM里，ROM的读出时钟是4HZ，那低7SI音应该装载几个存储单元？第7页/共37页本实验用本实验用FPGA实现乐曲的实现乐曲的播放原理播放原理n n分四步1、将待播放的音乐音符存入ROM2、以4HZ频率读取ROM 3、根据1MHZ的内部时钟要求，将读出的音符换算成应计数的数值4、以1MHZ为内部时钟，实现符合要求的方波信号。第8页/共37页硬件电子琴电路设计方案硬件电子琴电路设计方案第9页/共37页模块模块Speakern n模块模块Speakera中的主要电路是中的主要电路是

5、一个数控分频一个数控分频器器，它由一个初值可预置的加法计数器构，它由一个初值可预置的加法计数器构成，当模块成，当模块Speakera由端口由端口Tone获得一个获得一个2进制数后，将以此值为计数器的预置数，进制数后，将以此值为计数器的预置数，对端口对端口Clk12MHZ输入的频率进行分频，之输入的频率进行分频，之后由后由Spkout向扬声器输出发声。向扬声器输出发声。第10页/共37页模块模块TONEn n模块模块Tone是音阶发生器，当是音阶发生器，当8位位发声控制输入发声控制输入Index中某一位为中某一位为高电平时，则对应某一音阶的数高电平时，则对应某一音阶的数值将从端口值将从端口Ton

6、e输出，作为获得输出，作为获得该音阶的分频预置值；同时由该音阶的分频预置值；同时由Code输出对应该音阶简谱的显输出对应该音阶简谱的显示数码，如示数码，如5，并由，并由High输输出指示音阶高出指示音阶高8度显示。度显示。第11页/共37页增加乐曲自动演奏电路增加乐曲自动演奏电路n n在原设计的基础上，增加一个在原设计的基础上，增加一个在原设计的基础上，增加一个在原设计的基础上，增加一个NotetabsNotetabs模块用于产生节拍控制模块用于产生节拍控制模块用于产生节拍控制模块用于产生节拍控制（IndexIndex数据存留时间）和音阶选择信号，即在数据存留时间）和音阶选择信号，即在数据存留

7、时间）和音阶选择信号，即在数据存留时间）和音阶选择信号，即在NotetabsNotetabs模块放置模块放置模块放置模块放置一个乐曲曲谱真值表，乐曲曲谱真值表放置于名为一个乐曲曲谱真值表，乐曲曲谱真值表放置于名为一个乐曲曲谱真值表，乐曲曲谱真值表放置于名为一个乐曲曲谱真值表，乐曲曲谱真值表放置于名为MusicMusic的的的的ROMROM模块中。模块中。模块中。模块中。n n由一个计数器来生成读取由一个计数器来生成读取由一个计数器来生成读取由一个计数器来生成读取ROMROM所需的地址数据，对所需的地址数据，对所需的地址数据，对所需的地址数据，对ROMROM以以以以4HZ4HZ的的的的频率进行读

8、取，实现控制此真值表的输出，而由此计数器的计数频率进行读取，实现控制此真值表的输出，而由此计数器的计数频率进行读取，实现控制此真值表的输出，而由此计数器的计数频率进行读取，实现控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。乐曲自动演奏电路。乐曲自动演奏电路。乐曲自动演奏电路。第12页/共37页n n需要说明：n n 由于实验板上，只有50MHZ有源晶振，故将用50

9、MHZ进行分频实现12.5MHZ的时钟，在后续模块Speakera.v中再分频得到近似1MHZ时钟，要求自行设计50MHZ到12.5MHZ的分频模块：div_50_12M.vn n 系统需要4HZ频率读ROM，于是用50MHZ，分频得到4HZ频率。要求自行设计50MHZ到4HZ的分频模块：div_50_4HZ.v n n 由于这两个分频模块仿真时间较长，故这部分不要求进行仿真不要求进行仿真。第13页/共37页n n1、构建一个工程名为songer的工程第14页/共37页由由由由File-New Project Wizard,File-New Project Wizard,弹出对话框，设置文件夹

10、目录，弹出对话框，设置文件夹目录，弹出对话框，设置文件夹目录，弹出对话框，设置文件夹目录，ProjectProject名称。名称。名称。名称。注意，注意，1 1）不能将文件）不能将文件夹放置在软件安夹放置在软件安装目录下，应放装目录下，应放在在E E盘或盘或DATADATA盘上盘上2 2）要求以自己）要求以自己的学号作为文件的学号作为文件夹名夹名第15页/共37页正确选择正确选择正确选择正确选择FPGAFPGA目标器件和目标器件和目标器件和目标器件和EDAEDA工具，这次设计的仿工具，这次设计的仿工具，这次设计的仿工具，这次设计的仿真工具采用真工具采用真工具采用真工具采用ModelsimMod

11、elsim。第16页/共37页n n分别输入ToneTaba.v和Speakera.v的Verilog HDL文本，进行综合和功能仿真，理解、验证模块功能。第17页/共37页仿真激励文件生成仿真激励文件生成n n在New Source Wizard界面选择Verilog Test Fixture,然后输入测试文件名第18页/共37页n n选择要测试的模块第19页/共37页n n测试文件相关设置完成后，按Finish，ISE即给出测试模块的框架n n根据框架，考虑测试的完备性，完善测试模块第20页/共37页n n分别编写Notetabs.v、ToneTaba.v和div_50_12M.v的Ver

12、ilog HDL测试文件，用Modelsim进行功能仿真、时序仿真。观察波形，理解模块实现的功能。第21页/共37页n n下面讨论如何调用ROM的IPcore实现对音乐的存储。第22页/共37页n nIP核生成器的启动方法有两种，核生成器的启动方法有两种，一种是在一种是在【Projcet Navigator】中新建中新建Coregen IP类型的资源类型的资源(请参考第请参考第2章中工程的建立与管章中工程的建立与管理理)；另一种是直接在；另一种是直接在Windows界面下运行界面下运行【开始开始】【程序程序】【Xilinx ISE Design Suit 10.1】【ISE】【Accessor

13、ies】【CORE Generator】命令。命令。n n本次设计采用第一种方法。本次设计采用第一种方法。第23页/共37页n n首先打开电脑上的记事本，按照COE文件的格式要求输入梁祝音乐或者自己编辑的音乐数据，并存盘。第24页/共37页COE文件内容文件内容MEMORY_INITIALIZATION_RADIX=10;MEMORY_INITIALIZATION_RADIX=10;MEMORY_INITIALIZATION_VECTOR=MEMORY_INITIALIZATION_VECTOR=3,3,3,3,5,5,5,6,8,8,3,3,3,3,5,5,5,6,8,8,8,9,6,8,5

14、,5,12,12,12,15,8,9,6,8,5,5,12,12,12,15,13,12,10,12,9,9,9,9,9,9,13,12,10,12,9,9,9,9,9,9,9,0,9,9,9,10,7,7,6,6,9,0,9,9,9,10,7,7,6,6,5,5,5,6,8,8,9,9,3,3,5,5,5,6,8,8,9,9,3,3,8,8,6,5,6,8,5,5,5,5,8,8,6,5,6,8,5,5,5,5,5,5,5,5,10,10,10,12,7,7,5,5,5,5,10,10,10,12,7,7,9,9,6,8,5,5,5,5,5,5,9,9,6,8,5,5,5,5,5,5,3,5

15、,3,3,5,6,7,9,6,6,3,5,3,3,5,6,7,9,6,6,6,6,6,6,5,6,8,8,8,9,6,6,6,6,5,6,8,8,8,9,12,12,12,10,9,9,10,9,8,8,12,12,12,10,9,9,10,9,8,8,6,5,3,3,3,3,8,8,8,8,6,5,3,3,3,3,8,8,8,8,6,8,6,5,3,5,6,8,5,5,6,8,6,5,3,5,6,8,5,5,5,5,5,5,5,5,0,0,0;5,5,5,5,5,5,0,0,0;第25页/共37页第26页/共37页n n选择IP(CORE Generate&Architecture Wiza

16、rd），输入IPcore 名：Music第27页/共37页n n弹出的界面，选择Memory Elementsingle Port Block Memory第28页/共37页n n选择选择Read OnlyRead Onlyn n存储器位宽：存储器位宽：Width Width 为为4 4，深度：，深度：DepthDepth为为256256n n按按NextNext继续设定继续设定第29页/共37页n n钩选钩选Load Init FileLoad Init Filen n点击点击Load FileLoad File按键，装载初始文件按键，装载初始文件Music.coeMusic.coen n点

17、击点击GenerateGenerate按键生成按键生成ROMROM的的IP COREIP CORE第30页/共37页n n通过在NoteTabs.v文件中例化ROM文件，实现按照4HZ频率循环读取ROM的音乐节拍、频率信号。第31页/共37页编写顶层文件songer.v，将NoteTabs.vToneTaba.v、Speakera.v、div_50_12M.v和 div_50_4HZ.v组合为一个系统，完成综合。由于Speakera.v、div_50_4HZ.v模块的仿真时间过长，所以顶层模块不需要仿真。第32页/共37页引脚锁定引脚锁定n nNET clk_50M LOC=C9 ;n nNE

18、T Code1 LOC=F12 ;n nNET Code1 LOC=E12 ;n nNET Code1 LOC=E11 ;n nNET Code1 LOC=F11 ;n nNET High1 LOC=E9 ;n nNET reset LOC=D18|pulldown ;n nNET Spkout LOC=D7;第33页/共37页n n用发光管用发光管LD3LD0LD3LD0显示显示Code3Code0Code3Code0表示琴音简谱表示琴音简谱码，发光管码，发光管LD5LD5显示高显示高8 8度，度，SpkoutSpkout接接J4J4的的D7D7端口）。端口）。n n当程序下载到当程序下载到Spantan3ESpantan3E板上去后板上去后,通过外接扬声器可以通过外接扬声器可以听到乐曲。听到乐曲。第34页/共37页思考题思考题n n1、电路上应该满足哪些条件，才能用数字器件直接输出的方波驱动扬声器发声？n n2、如果演奏其他乐曲，程序应做哪些方面的改动？第35页/共37页实验报告实验报告 用仿真波形和电路原理图，详细叙述硬件电子琴的工作原理及其3个Verilog HDL文件中相关语句的功能，叙述硬件实验情况，说明硬件乐曲演奏电路的设计和实验方案。第36页/共37页