微处理器体系结构嵌入式系统设计总线技术与总线标准学习教案.pptx

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1、会计学1微处理器体系结构嵌入式系统设计总线技术微处理器体系结构嵌入式系统设计总线技术(jsh)与总线标准与总线标准第一页，共120页。计 算 机 互 联 结 构(j i g u)-总 线2/36n ninterconnection structureinterconnection structure：指计算机系统中连接各子：指计算机系统中连接各子系统的通路集合。总线系统的通路集合。总线(bus)(bus)是使用最普遍的互连结是使用最普遍的互连结构。构。n n总线要素总线要素 线路线路(xinl)(xinl)介质、总线协议介质、总线协议n n总线组织及分类总线组织及分类 单、双、多级单、双、多级

2、n n总线隔离与驱动总线隔离与驱动 锁存、驱动锁存、驱动n n总线仲裁总线仲裁 集中式、分布式集中式、分布式n n总线性能指标总线性能指标 速率、带宽速率、带宽n n总线操作时序总线操作时序 同步、异步、半同步同步、异步、半同步第2页/共120页第二页，共120页。3总线(zn xin)要素n n线路介质n n种类：有线（电缆、光缆）、无线（电磁波）n n特性 n n 原始数据传输率n n 带宽n n 对噪声的敏感性：内部或外部干扰n n 对失真的敏感性：信号和传输介质之间的互相作用(zuyng)引起n n 对衰减的敏感性：信号通过传输介质时的功率损耗n n总线协议总线信号：有效电平、传输方向

3、(fngxing)/速率/格式等电气性能机械性能总线时序：规定通信双方的联络方式总线仲裁：规定解决总线冲突的方式 如接口尺寸、形状等其它：如差错控制等第3页/共120页第三页，共120页。4总 线 协 议总 线 协 议(x i y )(x i y )组 件组 件第4页/共120页第四页，共120页。5总 线 的 组 织总 线 的 组 织(z z h )(z z h )形 式形 式n n组织形式：单总线、双总线、多级总线n n单总线n n一 特征：存储器和I/O分时使用同一总线n n二 优点：结构简单，成本低廉，易于扩充n n三 缺点：带宽有限，传输率不高（可能(knng)造成物理长度过长）第5

4、页/共120页第五页，共120页。6双 总 线双 总 线(z n x i n)(z n x i n)n n特征：存储总线+I/O总线n n优点：提高(t go)了总线带宽和数据传输速率，克服单总线共享的限制，以及存储/IO访问速度不一致而对总线的要求也不同的矛盾n n缺点：CPU繁忙第6页/共120页第六页，共120页。7多 级 总 线多 级 总 线(z n x i n)(z n x i n)n n特征：高速外设和低速外设分开使用不同的总线n n优点：高效，进一步提高系统的传输带宽和数据传输速率n n缺点(qudin)：复杂第7页/共120页第七页，共120页。8微 机微 机(w i j )(

5、w i j )的 典 型 多 级 总 线 结 构的 典 型 多 级 总 线 结 构存储(cn ch)总线高速(o s)IO总线低速IO总线第8页/共120页第八页，共120页。9外部(wib)总线、(系统)外总线如并口、串口系统(xtng)总线、(系统(xtng)内总线如ISA、PCI片(间)总线(zn xin)三总线(zn xin)形式片内总线单总线形式计 算 机 系 统 的 四 层 总 线 结 构运算器寄存器控制器CPU存储芯片I/O芯片主板扩展接口板扩展接口板计算机系统其 他 计算机系 统其 他仪 器系 统第9页/共120页第九页，共120页。10三 总 线三 总 线(z n x i n

6、)(z n x i n)(片 间 总 线片 间 总 线(z n x i n)(z n x i n)MPURAMROMI/O接口外设ABDBCB哈佛体系结构DSP程序数据I/O接口外设程序地址数据读地址数据写地址程序读总线数据读总线程序/数据写数据程序冯诺依曼体系结构第10页/共120页第十页，共120页。11第11页/共120页第十一页，共120页。12微机(wi j)系统中的内总线（插板级总线）第12页/共120页第十二页，共120页。13微机系统中的外总线(zn xin)（通信总线(zn xin)）第13页/共120页第十三页，共120页。14总线(zn xin)分类按所处位置(数据(sh

7、j)传送范围)片内总线(zn xin)芯片总线芯片总线（片间总线、元件级总线）（片间总线、元件级总线）系统内总线系统内总线（插板级总线）（插板级总线）系统外总线系统外总线（通信总线）（通信总线）非通用总线非通用总线（与具体芯片（与具体芯片有关）有关）通用标准总线通用标准总线地址总线控制总线按总线功能数据总线并行总线串行总线按数据格式按时序关系(握手方式)同步异步半同步同步异步第14页/共120页第十四页，共120页。15总线(zn xin)隔离与驱动n n不操作时把功能部件与总线隔离n n同一时刻只能有一个部件发送数据到总线上n n提供驱动(q dn)能力n n数据发送方必须提供足够的电流以驱

8、动(q dn)多个部件n n提供锁存能力n n具有信息缓存和信息分离能力第15页/共120页第十五页，共120页。16总线电路(dinl)中常用器件n n三态总线驱动器n n驱动、隔离(gl)n n单向、双向A0B08286OETA1A2A3A5A4A6A7B1B2B3B5B4B6B7第16页/共120页第十六页，共120页。17锁存器n n信息缓存（有时也具有驱动(q dn)能力）n n信息分离（地址与数据分离）STBDI0DI1直通保持(boch)高阻DO0DO1DO0DO1DO2DO3DO4DO5DO6DO7STBVCC8282123456789102019181716151413121

9、1DI1DI2DI3DI4DI5DI6DI7OEGNDDI0OE第17页/共120页第十七页，共120页。18微机(wi j)系统的三总线结构第18页/共120页第十八页，共120页。微 机微 机(w i j )(w i j )系 统 三 总 线系 统 三 总 线地5V读写控制(kngzh)读写控制(kngzh)读写控制CSH奇地址存储体8284时钟发生器RESETREADYCBD7D0D15D8DBCSL偶地址存储体CSI/O接口ABA0A1A19BHESTBOE8282锁存器CPUMN/MXINTARDCLKWRREADYM/IORESETALEBHEA19-A16AD15-AD0DEND

10、T/RTOE8286收发器AD15AD0第19页/共120页第十九页，共120页。20总 线总 线(z n x i n)(z n x i n)仲 裁仲 裁n n总线仲裁总线仲裁(arbitration)(arbitration)也称为总线判决，根据连接到总线也称为总线判决，根据连接到总线上的各功能模块所承担任务的轻重缓急，预先或动态地赋上的各功能模块所承担任务的轻重缓急，预先或动态地赋予它们不同的使用总线的优先级，当有多个模块同时请求予它们不同的使用总线的优先级，当有多个模块同时请求使用总线时，总线仲裁电路选出当前优先级最高的那个，使用总线时，总线仲裁电路选出当前优先级最高的那个，并赋予总线控

11、制权并赋予总线控制权n n其目的是合理地控制和管理系统中多个主设备的总线请求，其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突以避免总线冲突n n分布式分布式(对等式对等式)仲裁仲裁n n控制逻辑分散在连接于总线上的各个部件或设备中控制逻辑分散在连接于总线上的各个部件或设备中n n协议复杂且昂贵，效率高协议复杂且昂贵，效率高n n集中式集中式(主从式主从式)仲裁仲裁n n采用专门采用专门(zhunmn)(zhunmn)的控制器或仲裁器的控制器或仲裁器n n总线控制器或仲裁器可以是独立的模块或集成在总线控制器或仲裁器可以是独立的模块或集成在CPUCPU中中n n协议简单而有效，

12、但总体系统性能较低协议简单而有效，但总体系统性能较低第20页/共120页第二十页，共120页。21特点：各主控模块共用请求(qngqi)信号线和忙信号线，其优先级别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求(qngqi)响应的速度较慢；菊花链（串行）总线(zn xin)仲裁主控模块(m kui)1主控 模块2主控模块N允许BG请求BR忙BB总线仲裁器第21页/共120页第二十一页，共120页。22三线(sn(sn xin)xin)菊花链仲裁原理n n任一主控器Ci发出总线请求时，使BR1n n任一主控器Ci占用总线，使BB1，禁止BG

13、输出n n主控器Ci没发请求(BRi=0)，却收到BG(BGINil)，则将BG向后传递(BGOUTil)n n当BR1，BB0时，仲裁器发出BG信号。此时(c sh)，BG1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB0时，它可以占用一个或几个总线周期n n若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。n nCi接管总线后，BG信号不再后传，即BGOUTi0 第22页/共120页第二十二页，共120页。23各主控器有独立的总线请求各主控器有独立的总线请求BR、总线允许、总线允许BG，互不影响，互不影响总线仲裁总线仲裁(zhng

14、ci)器直接识别所有设备的请求，并向选中的设备器直接识别所有设备的请求，并向选中的设备Ci发发BGi特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁(zhngci)器内部模块判定；器内部模块判定；优点：总线请求响应的速度快；优点：总线请求响应的速度快；缺点：扩充性较差；缺点：扩充性较差；并 行(b n g xn g)仲 裁总线仲裁器C1C2Cn总线BR1BG1BR2BG2BRnBGnBBBCLK（总线时钟）第23页/共120页第二十三页，共120页。24串并行(bngxng)二维仲裁从下一设备从下一设备(s

15、hbi)主模块(m kui)1主模块2主模块3允许BG请求BR忙BB总线仲裁器主模块4到下一设备到下一设备综合了前两种仲裁方式的优点和缺点第24页/共120页第二十四页，共120页。25分布式总线(zn xin)仲裁方式n n总线上各个(gg)设备都有总线仲裁模块n n当任何一个设备申请总线，置“总线忙”状态，以阻止其他设备同时请求IN OUT主设备主设备1IN OUT主设备主设备2IN OUT主设备主设备3IN OUT主设备主设备4IN OUT主设备主设备5总线请求总线请求总线忙总线忙+5V仲裁线仲裁线总线总线第25页/共120页第二十五页，共120页。26总线(zn xin)的性能指标 n

16、 n总线时钟频率：总线上的时钟信号频率n n总线宽度：数据线、地址线宽度n n总线速率：总线每秒所能传输数据的最大次数(csh)。n n总线速率=总线时钟频率/总线周期数n n总线周期数：总线传送一次数(csh)据所需的时钟周期数n n有些几个周期才能传输1个数据n n总线带宽：总线每秒传输的字节数n n同步方式n n总线负载能力第26页/共120页第二十六页，共120页。27总线(zn xin)宽度n n总线宽度：笼统地说，就是(jish)总线所设置的通信线路（线缆）的数目。具体地说，就是(jish)总线内设置用于传送数据的信号线的数目为数据总线宽度，用于传输地址的信号线的数目为地址总线宽度

17、，如8位、16位、32位、64位等n n数据总线宽度在很大程度上决定了计算机总线的性能n n地址总线的宽度则决定了系统的寻址能力第27页/共120页第二十七页，共120页。28总线(zn xin)带宽n n总线带宽(bus band width)表示单位时间(shjin)内总线能传送的最大数据量（bps/Bps）n n用“总线速率总线位宽/8=时钟频率总线位宽/(8总线周期数)”表示第28页/共120页第二十八页，共120页。29例n nCPU的前端总线(FSB)频率(pnl)为400MHz或800MHz，总线周期数为1/4(即1个时钟周期传送4次数据)，位宽为64bitn n则FSB的带宽为

18、40064/(81/4)=1.28GB/sn n或80064/(81/4)=2.56GB/sn nPCI总线的频率(pnl)为33.3MHz，位宽为32位或64位，总线周期数为1n n则PCI总线的带宽为：33.332/8=133MB/sn n或33.364/8=266MB/s第29页/共120页第二十九页，共120页。30总线(zn xin)操作与时序n n总线操作：计算机系统中，通过总线进行信息交换的过程称为总线操作n n总线周期：总线设备完成一次完整信息交换的时间n n读/写存储器周期n n读/写IO口周期n nDMA周期n n中断周期n n多主控制器系统，总线操作周期一般分为四个阶段n

19、 n总线请求(qngqi)及仲裁阶段、寻址阶段、传数阶段和结束阶段n n单个主控制器系统，则只需要寻址和传数两个阶段第30页/共120页第三十页，共120页。31总线操作(cozu)中典型的控制信号n n总线的控制信号n n存储器写信号n n存储器读信号n nI/O写信号n nI/O读信号n n总线请求信号n n总线授予(shuy)信号n n中断请求信号n n中断应答信号n n时钟信号n n复位信号第31页/共120页第三十一页，共120页。32总线(zn xin)主控制器的作用n n总线系统的资源分配与管理(gunl)n n提供总线定时信号脉冲n n负责总线使用权的仲裁n n不同总线协议的转

20、换和不同总线间数据传输的缓冲第32页/共120页第三十二页，共120页。33总 线总 线(z n x i n)(z n x i n)时 序时 序n n总线时序是指总线事件的协调方式，以实现可靠的寻址和数据传送n n总线时序类型n n同步(tngb)：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系n n异步：依靠传送双方互相制约的握手(handshake)信号来实现定时控制n n半同步(tngb)：具有同步(tngb)总线的高速度和异步总线的适应性n n周期分裂：最大化利用总线第33页/共120页第三十三页，共120页。34同 步 并 行同 步 并 行(b n g x n g)(b n

21、 g x n g)(b n g x n g)(b n g x n g)总 线 时总 线 时序序n n特点n n系统使用同一时钟信号控制各模块完成数据传输n n一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始(kish)和结束n n地址、数据及读/写等控制信号可在时钟沿处改变n n优点：电路设计简单，总线带宽大，数据传输速率快n n缺点：时钟以最慢速设备为准，高速设备性能将受到影响同步时钟同步时钟地址信号地址信号数据信号数据信号控制信号控制信号延时第34页/共120页第三十四页，共120页。35异 步 并 行 总 线(z n (z n x i n)x i n)时 序

22、n n特点：系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作n n优点：全互锁方式可靠性高，适应性强n n缺点：控制复杂，交互的联络过程(guchng)会影响系统工作速度地址(dzh)信号数据信号主设备联络信号从设备联络信号 准备好接收（M发送地址信号）已收到数据已收到数据（M撤销地址信号）撤销地址信号）完成一次传送完成一次传送（S撤销数据信号）撤销数据信号）已送出数据已送出数据（S发送数据信号）发送数据信号）第35页/共120页第三十五页，共120页。36半同步并行总线(zn xin)(zn xin)时序n n特点：同时使用主模块的时钟信号和从模块的联

23、络特点：同时使用主模块的时钟信号和从模块的联络(linlu)(linlu)信号信号n n优点：兼有同步总线的速度和异步总线的可靠性与适应性优点：兼有同步总线的速度和异步总线的可靠性与适应性Ready信号可作为慢速设备(shbi)的异步联络信号CLK信号作为快速设备的同步时钟信号第36页/共120页第三十六页，共120页。37周期分裂(fnli)(fnli)总线时序n n特点：数据传输过程中中间空闲特点：数据传输过程中中间空闲(kngxin)(kngxin)时间进行其他信息传输时间进行其他信息传输n n优点：提高了总线利用率和系统整体性能优点：提高了总线利用率和系统整体性能第37页/共120页第

24、三十七页，共120页。384.2 总线(zn xin)标准n n总线标准包括：n n逻辑规范：逻辑信号(xnho)电平n n时序规范n n电气规范n n机械规范n n通信协议第38页/共120页第三十八页，共120页。39总线(zn xin)设计要素n n信号线类型信号线类型n n专用信号线专用信号线n n复用信号线复用信号线n n总线仲裁方法总线仲裁方法n n集中仲裁集中仲裁n n分布仲裁分布仲裁n n总线定时方法总线定时方法n n同步同步n n异步异步n n总线宽度总线宽度n n地址总线宽度地址总线宽度n n数据总线宽度数据总线宽度n n数据传输数据传输(chun sh)(chun sh)

25、类型类型n n读读/写写/读读-修改修改-写写/写后读写后读/块传输块传输(chun sh)(chun sh)（联系传输（联系传输(chun sh)(chun sh)）第39页/共120页第三十九页，共120页。常 用 总 线常 用 总 线(z n x i n)(z n x i n)标 准标 准一一 片内总线标准片内总线标准(biozhn)(biozhn)AMBAAMBA、CoreconnectCoreconnect、WishboneWishbone、AvalonAvalon二二 串行总线标准串行总线标准(biozhn)(biozhn)三三 并行总线标准并行总线标准(biozhn)(biozh

26、n)RS232RS232、USBUSB、13941394、SPISPI、现场、现场(xinchng)(xinchng)总线总线8 8位的位的PC/XTPC/XT总线总线1616位的位的PC/ATPC/AT（ISAISA）总线）总线3232位的位的PC386PC386（EISAEISA）总线）总线3232位或位或6464位的位的PCIPCI局部总线局部总线VXIVXI、IEEE488IEEE488系统外总线系统外总线系系统统内内总总线线总线串行化趋势总线串行化趋势第40页/共120页第四十页，共120页。41SoC的片内总线(zn xin)n n片上总线特点n n简单高效n n结构简单：占用较少

27、的逻辑(lu j)单元n n时序简单：提供较高的速度n n接口简单：降低IP核连接的复杂性(Intellectual Property)n n灵活，具有可复用性n n地址/数据宽度可变、互联结构可变、仲裁机制可变n n功耗低n n信号尽量不变、单向信号线功耗低、时序简单n n片内总线标准n nARM的AMBA、IBM的CoreConnectn nSilicore的Wishbone、Altera的Avalon第41页/共120页第四十一页，共120页。A M B AA M B A 总 线总 线总 线总 线(z n x i n)(z n x i n)n nAMBAAMBA总线规范是由总线规范是由A

28、RMARM公司推出的一种公司推出的一种(y zh(y zh n n)用于高性能嵌用于高性能嵌入式微处理器设计的片上总线标准，由于入式微处理器设计的片上总线标准，由于AMBAAMBA总线的开放性和总线的开放性和其本身的高性能，以及由于其本身的高性能，以及由于ARMARM处理器的广泛应用，处理器的广泛应用，AMBAAMBA已成已成为为SOCSOC设计中使用最广泛的总线标准。设计中使用最广泛的总线标准。n n目前目前AMBA AMBA 总线规范的版本为总线规范的版本为3.03.0，它定义了三组不同的总线：，它定义了三组不同的总线：AMBAAMBA高性能总线高性能总线AHBAHB，AMBAAMBA高性

29、能系统总线高性能系统总线ASBASB和和AMBA AMBA 高性高性能外设总线能外设总线APBAPB。n nAHBAHB作为高性能的系统中枢总线驱动速度较快的设备，支持突发作为高性能的系统中枢总线驱动速度较快的设备，支持突发模式的数据传送和事务分隔，并支持流水线操作模式的数据传送和事务分隔，并支持流水线操作n nAPBAPB则是作为传送速度较低的外围设备总线，驱动速度较慢的设则是作为传送速度较低的外围设备总线，驱动速度较慢的设备。备。第42页/共120页第四十二页，共120页。43A R MA R M的的A M B A:A M B A:A d v a n c e d A d v a n c e

30、 d M i c r o c o n t r o l l e r B u s A r c h i t e c t u r eM i c r o c o n t r o l l e r B u s A r c h i t e c t u r en n先进高性能总线AHB（Advanced High-performance Bus）n n适用于高性能和高吞吐设备之间的连接，如CPU、片上存储器、DMA设备、DSP等n n先进系统总线ASB（Advanced System Bus）n n适用于高性能系统模块。与AHB的主要不同是读写数据采用了一条双向数据总线n n先进外设总线APB（Advanced

31、 Peripheral Bus）n n适用于低功耗外部设备，经优化减少了功耗和接口复杂度n n适合较复杂的应用，需要遵守较简单(jindn)的操作协议；拥有众多的第三方支持第43页/共120页第四十三页，共120页。44AMBA总线(zn xin)第44页/共120页第四十四页，共120页。45A M B A 2.0A M B A 2.0 总 线 结 构 图总 线 结 构 图高性能ARM核高性能片上RAM高性能DMAC核高带宽片外存储器(wi cn ch q)接口桥键盘(jinpn)UARTTimerPIOAHB or ASBAPB第45页/共120页第四十五页，共120页。ARM处理器核宽带

32、片上RAMDMA控制器宽带外部RAM接口桥UART PIO定时器键盘控制器AHB或ASB总线(zn xin)APB总线(zn xin)AHB的特性(txng)：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器（最多 16个模块）；可配置32位128位总线宽度；支持字节、半字和字的传输。典 型 的典 型 的典 型 的典 型 的 A M B AA M B A构 架构 架构 架构 架第46页/共120页第四十六页，共120页。A H BA H B 总 线总 线总 线总 线(z n x i n)(z n x i n)的 接 口 信 号的 接 口 信 号的 接 口 信 号

33、的 接 口 信 号 n nAHB AHB 系统由主模块系统由主模块(Master)(Master)、从模块、从模块(Slave)(Slave)和基础结构和基础结构(Infrastructure)3(Infrastructure)3部分组成，整个部分组成，整个AHBAHB总线上的传输总线上的传输(chun(chun sh)sh)都是由主模块发出，由从模块负责回应。基础结构则都是由主模块发出，由从模块负责回应。基础结构则由仲裁器由仲裁器(arbiter)(arbiter)、主模块到从模块的多路器、从模块到主、主模块到从模块的多路器、从模块到主模块的多路器模块的多路器 、译码器、虚拟从模块、虚拟主模

34、块等组成。、译码器、虚拟从模块、虚拟主模块等组成。AHB总线(zn xin)的接口信号 时钟信号仲裁信号地址信号控制信号写数据读数据响应信号 除了时钟与仲裁信号之外，其余的信号皆通过多路器传送。第47页/共120页第四十七页，共120页。AHB总线(zn xin)的互连 第48页/共120页第四十八页，共120页。A H BA H B 总 线总 线总 线总 线(z n x i n)(z n x i n)主 模 块 接 口主 模 块 接 口主 模 块 接 口主 模 块 接 口 第49页/共120页第四十九页，共120页。AHB总线总线(zn xin)从从模块接口模块接口 第50页/共120页第五

35、十页，共120页。A H BA H B 总 线 仲 裁总 线 仲 裁总 线 仲 裁总 线 仲 裁(z h n g c i)(z h n g c i)器 接 口器 接 口器 接 口器 接 口 第51页/共120页第五十一页，共120页。A H BA H B 基 本基 本基 本基 本(j b n)(j b n)传 输传 输传 输传 输 n n在在AHBAHB总线上，一次完整的传输可以分成两个阶段：总线上，一次完整的传输可以分成两个阶段：地址传送阶段与数据传送阶段。地址传送阶段传送的地址传送阶段与数据传送阶段。地址传送阶段传送的是地址与控制信号，这个阶段只持续一个时钟周期，是地址与控制信号，这个阶段

36、只持续一个时钟周期，在在HCLKHCLK的上升沿数据有效，所有的从模块都在这个上的上升沿数据有效，所有的从模块都在这个上升沿采样地址信息。升沿采样地址信息。n n数据传送阶段传送的是读或写的数据和响应信号，这一数据传送阶段传送的是读或写的数据和响应信号，这一阶段可以持续一个或几个阶段可以持续一个或几个(j)(j)时钟周期。当数据传送时钟周期。当数据传送无法在一个时钟周期完成时，可以通过无法在一个时钟周期完成时，可以通过HREADYHREADY信号信号来延长数据传送周期，来延长数据传送周期，HREADYHREADY信号为低电平时，表信号为低电平时，表示传输尚未结束，于是就在数据传送阶段中加入等待

37、示传输尚未结束，于是就在数据传送阶段中加入等待周期，直到周期，直到HREADYHREADY信号为高电平为止。信号为高电平为止。第52页/共120页第五十二页，共120页。AHB基本传输(chun sh)过程 第53页/共120页第五十三页，共120页。AHB总线(zn xin)流水线操作 第54页/共120页第五十四页，共120页。A P BA P B 总 线总 线总 线总 线(z n x i n)(z n x i n)APB从单元(dnyun)的接口信号 n nAPBAPB主要主要n n用于低带用于低带n n宽的周边宽的周边(zhubin)(zhubin)n n外设之间外设之间n n的连接的

38、连接 在APB里面唯一的主模块就是与 AHB总线相接的 APB 桥。第55页/共120页第五十五页，共120页。A P BA P B 传 输传 输传 输传 输(c h u n s h )(c h u n s h )n nAPBAPB上的状态图上的状态图 第56页/共120页第五十六页，共120页。APB写传输写传输(chun sh)时时序图序图 第57页/共120页第五十七页，共120页。A P BA P B 读 传 输读 传 输读 传 输读 传 输(c h u n s h )(c h u n s h )时 序 图时 序 图时 序 图时 序 图 第58页/共120页第五十八页，共120页。A

39、P BA P B桥桥桥桥 选择信号系统总线从模块接口APB桥是在AMBA APB上唯一的总线主模块。另外，APB桥也是在更高层次系统总线上的一个从模块。桥单元把系统总线传输(chun sh)转化为APB总线传输(chun sh)。第59页/共120页第五十九页，共120页。A P BA P B 桥 的 传 输桥 的 传 输桥 的 传 输桥 的 传 输(c h u n s h )(c h u n s h )过 程过 程过 程过 程 第60页/共120页第六十页，共120页。n n锁存地址并在整个传输过程中保持其有效，直到数据(shj)传送完成。n n地址译码并且生成一个外部选择信号PSELx，在

40、一次传输期间只有一个选择信号有效.n n写传送时驱动数据(shj)到APB总线上。n n读传时驱动APB数据(shj)到系统总线上。n n为传送触发使能信号PENABLE，使其有效。APB桥的功能(gngnng)第61页/共120页第六十一页，共120页。62I B M C o r e C o n n e c tI B M C o r e C o n n e c tn n处理器局部总线PLB（Processor Local Bus）n n高带宽、低延迟、高性能n n连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备n n片内的外设总线OPB（On-chip Peripheral Bu

41、s）n n连接低性能设备，减少其对PLB的性能影响n n通过(tnggu)OPB桥实现PLB主设备和OPB从设备的数据传输n n设备控制寄存器总线DCR（Device Control Register）n n用于配置PLB设备和OPB设备的状态寄存器和控制寄存器n n减轻PLB总线在低性能状态下的负荷n n方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用第62页/共120页第六十二页，共120页。63C o r e C o n n e c tC o r e C o n n e c t 总 线 结 构 框 图总 线 结 构 框 图(k u n g t )(k u n

42、 g t )Embedded System高性能CPU核高速(o s)存储器仲裁(zhngci)DMAC核外部总线结构接口OPB 桥KeyboardUARTTimerPIOPLBOPBDCR第63页/共120页第六十三页，共120页。64S i l i c o r eS i l i c o r e的的W i s h b o n eW i s h b o n en n定义了一条高速总线的信号和总线周期。在复杂系统中可采用两条Wishbone总线分别连接高速和低速设备，两条总线之间的接口简单n n提供了4种互连方式：两个(lin)IP核的点到点连接；多个串行IP核的数据流连接；多个IP核的共享总线

43、连接、高吞吐量的交叉开关n n完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够第64页/共120页第六十四页，共120页。65Altera的Avalonn n主要用于Altera公司的NIOS软核系统中实现SOPC(System On a Programmable Chip)n n规定了主设备(shbi)和从设备(shbi)之间进行连接的端口和通信时序，配置简单，可由EDA工具（SOPC Builder）快速生成n n采用从设备(shbi)仲裁技术，允许多个主设备(shbi)真正同步操作，优化了数据流，提高了系统的吞吐量第65页/共

44、120页第六十五页，共120页。66Avalon的交换式总线结构第66页/共120页第六十六页，共120页。控制器控制器2（DMA控制器）控制器）UART程序程序(chngx)存储器存储器PIO数据数据(shj)存储器存储器系统总线系统总线控制器控制器1（系统（系统(xtng)CPU）仲裁器仲裁器瓶颈瓶颈传统总线的仲裁方式第67页/共120页第六十七页，共120页。AvalonAvalon总线总线(zn xin)(zn xin)控制器控制器2 2（DMADMA控制器）控制器）UARTUART程序程序(chngx)(chngx)存储器存储器PIOPIO数据数据(shj)(shj)存储器存储器系统

45、总线系统总线控制器控制器1 1（系统系统CPUCPU）仲裁器仲裁器Avalon总线的仲裁方式第68页/共120页第六十八页，共120页。ISA总线的特点16位同步并行总线，与原来的8位XT总线兼容；最大速度8MHz，最佳数据传输率20MB/s，比XT总线几乎快了近一倍；支持10位I/O地址、24位M地址、15级硬件中断、7级DMA通道，可产生I/O等待状态(zhungti)，可进行 8位或16位数据存取。ISA总线的机械特性 ISA总线的信号定义 ISA总线的信号周期ISA总线(zn xin)（AT总线(zn xin)）标准第69页/共120页第六十九页，共120页。ISA总线的机械(jxi)

46、特性元件(yunjin)面A焊接(hnji)面B元件面C焊接面DXT总线第70页/共120页第七十页，共120页。ISA总线(zn xin)的机械特性第71页/共120页第七十一页，共120页。ISA总线的信号(xnho)定义n n1.数据线SD0SD15n n2.低位地址(dzh)SA0SA19、高位地址(dzh)线LA17LA23 n n3.控制信号线u M读/写(/MEMR)/(/MEMW)、IO读/写(/IOR)/(/IOW)u 地址使能AEN(高电平表示DMA周期)u 地址锁存允许BALE、数据总线高字节使能SBHE u 中断请求IRQ27、IRQ1014u DMA请求/响应DRQ/

47、DACK13、DRQ/DACK57u IO通道(tngdo)准备好/IO CH RDYu 16位M片选/MEMCS16、16位IO片选/IOCS16第72页/共120页第七十二页，共120页。ISA总线(zn xin)的信号周期n n8 8位位MM读读/写周期写周期(zhuq)(zhuq)：4 4个个T T，最多可插入，最多可插入6 6个个TWTWn n8 8位位IOIO读读/写周期写周期(zhuq)(zhuq)：5 5个个T T，最多可再插入，最多可再插入5 5个个TWTWn n1616位位MM读读/写周期写周期(zhuq)(zhuq)：5 5个个T T，最多可再插入，最多可再插入5 5个个

48、TWTWn n1616位位IOIO读读/写周期写周期(zhuq)(zhuq)：6 6个个T T，最多可再插入，最多可再插入4 4个个TWTWn nDMADMA周期周期(zhuq)(zhuq)：5 5个个TDMA TDMA，最多可再插入，最多可再插入5 5个个TDMA TDMA n n中断响应周期中断响应周期(zhuq)(zhuq)：2 2个中断响应周期个中断响应周期(zhuq)8(zhuq)8个个T T第73页/共120页第七十三页，共120页。74PCI总线(zn xin)n nPeripheral Component Interconnect，外部设备互连总线，在CPU与外设之间提供了一条

49、独立的数据通道，使得每种设备都能直接与CPU联系，支持即插即用n nPCI总线信号n n必备的PCI总线信号包括地址信号、数据信号、接口控制信号、错误报告信号、仲裁(zhngci)信号和系统信号n n可选的PCI总线信号包括64位总线扩展信号、接口控制信号、中断信号、Cache支持信号和边界扫描信号第74页/共120页第七十四页，共120页。75PCI总线(zn xin)架构n nPCI总线(zn xin)是多层次总线(zn xin)第75页/共120页第七十五页，共120页。76PCI总线(zn xin)插座示意图n n根据电源(dinyun)电压和位数不同分为4种n n长插槽188针，短插

50、槽124针第76页/共120页第七十六页，共120页。77PCI插槽实物(shw)照片第77页/共120页第七十七页，共120页。78PCI总线(zn xin)信号第78页/共120页第七十八页，共120页。79必备(b bi)的PCI总线信号n n地址和数据信号n nAD31:0，双向三态n nC/BE3:0，双向三态，低有效(yuxio)n nPAR，奇偶校验信号，双向三态n n接口控制信号n nFRAME，帧周期信号，低电平有效(yuxio)n nIRDY，主设备准备好信号，低电平有效(yuxio)n nTRDY，从设备准备好信号，低电平有效(yuxio)n nSTOP，从设备要求主设备