400MHz高速数据采集系统的设计与实现.pdf

《400MHz高速数据采集系统的设计与实现.pdf》由会员分享，可在线阅读，更多相关《400MHz高速数据采集系统的设计与实现.pdf（4页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、文章编号:1001-893X(2004)04-0121-04400 MHz高速数据采集系统的设计与实现邹 林,汪学刚(电子科技大学 电子工程学院,四川 成都610054)摘 要:介绍了一种用ECL逻辑和TT L逻辑器件构成的高速数据采集系统,采样频率为400 MHz。系统实现简单,工作稳定。对系统进行的性能测试表明其有效位数为6位以上,满足实际应用的需要,适用于高速数字信号处理领域。关键词:雷达;高速数据采集系统;模数转换器;信噪比;有效位数中图分类号:TN957;TN919 文献标识码:ADesign and Realization of a 400MHz High-speedData Ac

2、quisition SystemZOU Lin,WANG Xue-gang(Electronic Engineering School,University of Electronic Science andTechnology of China,Chengdu 610054,China)Abstract:This paper describes a high-speed data acquisition system composed of ECL logic and TT L logic de2vices,which can sample and store data with 400MH

3、z clock.This system can be accomplished easily and workstably.The performance test results show that the ENOB is more than 6 bits,which satisfies the application re2quirement.The system can find applications in the field of high-speed digital signal processing.Key words:Radar;High-speed data acquisi

4、tion system;A/D converter(ADC);SNR;ENOB一、引 言由于采用数字化方式对信号进行处理具有灵活多样和稳定可靠等特点,在雷达、通信等应用领域,越来越多的电子系统使用数字信号处理系统,同时原来在视频上进行数字化的信号已经慢慢转变成在中频甚至射频上就直接进行数字化,这对数据采集系统提出了更高的要求,推动了高速数据采集系统的发展。但通用型高速采集系统产品价格昂贵,自主开发又多受限于A/D器件使用的复杂性及高速电路布线的困难性,难以得到很好的性能,因而,寻找一种使用方便的A/D转换器、通过简单的电路设计来获得性能优良的高速数据采集系统一直是工程设计中追求的目标。本文介绍

5、的8位高速A/D变换数据采集系统是为采集超宽带雷达信号而设计的,采样频率为400 MHz,缓存容量32 kbyte,整个系统动态有效位数在6位以上。作为一种设计简单而又实用的高速数据采集系统,可应用于雷达、通信、电子仪器等信号处理领域。二、系统设计与实现1.A/D变换器件的选择高速数据采集系统的核心器件就是A/D器件。对于一个实用系统,A/D转换器件的选择,除了需要121收稿日期:2004-03-20 电讯技术 2004年第4期研究与开发RESEARCH&DEVELOPMENT考虑转换速率和量化位数以外,还有和缓存电路接口是否方便、价格、功耗等问题。由于转换速率400MHz以上的A/D转换器件

6、采样输出有ECL和PECL两种逻辑电平,PECL逻辑不需要负电源,且器件功耗较小,所以我们选择的范围限定在输出逻辑电平为PECL的A/D器件。再根据所要求的系统采样频率为400 MHz,量化位数8位,我们选用了MAXIM公司的MAX106。该器件以flash方式工作。特性能满足我们要求达到的400 MSPS的性能,有效位数7.6位也能满足系统设计要求,内部提供的参考电压保证了参考电路的精确性,3种可选的输出模式降低了对缓存电路工作速度的要求。根据器件的特性及时序图,我们考虑以MAX106 A/D变换器为核心进行系统结构的设计。2.系统构成核心器件选定以后,由于MAX106工作于400MHz,而

7、信号处理机不能在此高频条件下工作,所以必须先对采样输出数据进行缓存,再由信号处理机慢速读出进行处理。我们选择了FIFO作为缓存器件,这样可以省去地址计数器、数据切换隔离器和与处理系统接口的大量地址线,简化了印制板布线的复杂性。根据MAX106的输出特性,当选择DIV2输出模式时,A/D采样输出数据依次连续地出现在主端口和辅助端口中,每个端口的输出数据率降低为200 Mbytes/s,而现有的FIFO无法工作在200 MHz的时钟频率,因而需要对每个端口的输出数据再进行一次分路,这样每一路的数据用工作频率100 MHz、容量8 K B的FIFO就可以完成存储工作,整个系统总共用4片8K B的FI

8、FO即可完成32K B数据的缓存。由于ECL器件存储容量小而且种类少,所以FIFO选择的是TT L器件。这样就需要在MAX106和FIFO之间完成PECL到TT L电平的转换,再考虑到配合FIFO工作速度进行的数据锁存分路只能由ECL/PECL高速逻辑器件完成,如图1所示,我们采用了以下方案,使得器件的选择范围更大,而器件密度、系统复杂性降低。图1 采集系统逻辑电平接口关系 同先直接锁存PECL逻辑电平的数据、再进行PECL/TT L电平转换的方案相比,图1中的方案经过了两次电平转换,似乎在逻辑上更复杂一些。但在实际工程中,PECL逻辑锁存器可选种类极少,并且PECL/TT L转换器单片的数据

9、位数少,相同的数据总线需用更多的器件,造成了系统器件密度大,印制板布线复杂。相比之下,我们选用的方案实现性更强。由于ECL逻辑器件比较丰富,选择范围较广,并且器件数据位数较多,有对ECL电平输入进行锁存、输出直接转换为TT L的9 bit器件,因而仅需4片这种锁存转换器件就可以将MAX106的输出分为4路。整个系统器件密度很低,布线简单。采样时钟通过SMA接头从外部送入。与信号处理系统部分的接口也很简单,除了数据总线之外,处理系统提供复位信号RESET使采集系统完成初始化,之后处理系统发出的采集触发信号START启动采样,向FIFO写入采样数据,当所有FIFO写满以后,FIFO的满标志/FF信

10、号产生提供给处理系统的采集完毕信号READY,当READY有效时,处理系统通过片选信号/CE和读时钟从选中的FIFO内读出数据。这些控制逻辑都由一片CPLD LATTICE 2032完成,其速度为150 MHz,可保证对工作于100 MHz的电路的控制。系统的详细框图如图2所示。通过功能选择部分设定MAX106工作于DIV2模式,从两个端口输出的数据和同步的差分锁存时钟先经PECL到ECL转换,通过分频器将输出时钟二分频,再用相位相反的两路分频后的时钟锁存数据,将数据率降低为原来的1/2,即可达到缓存要求的速度存入FIFO中。时钟分配网络包括两部分,一部分是ECL的时钟,主要对锁存器分配时钟;

11、一部分是TT L时钟,为FIFO的写入提供时钟,因此,需要将ECL的时钟转换为TT L。由于速度较高,时序控制尤其重要,因此在时钟分配网络之前加入一延时片以调整时延。整个系统的复位、时序控制、启动信号的发出都由CPLD来处理。3.系统实现对包含数字和模拟两种电路的系统,尤其当系统中有A/D或D/A器件时,接地的处理更为重要,因为这将大大影响系统的动态范围。一般来讲,如果不划分模拟地和数字地,数字部分常常有较大的浪涌电流和脉冲的高频干扰,一旦耦合到模拟部分,就会降低A/D或D/A的动态性能。因此本系统采221 电讯技术 2004年第4期研究与开发RESEARCH&DEVELOPMENT用独立的地

12、线层,分为两块(模拟和数字地),模拟和数字部分通过电感单点连接,较好地解决了数字地的干扰问题。在印制板布线时,对于超高速的ECL集成电路来说,由于边沿速度的增快,若无其它措施,走线的长度必须大大缩短,以保持信号的完整性。信号通路的长度也应随扇出的增加而缩短,以便把延迟和反射都减小到所允许的程度。为了能控制信号时延和通过阻抗匹配来控制反射和振荡,我们在本系统PECL和ECL逻辑部分的走线都采用了传输线,在顶层和底层使用微带线,在中间走线层使用带状线。在高速电路部分采用的传输线不仅有效控制了电路板走线的特征阻抗,而且通过在负载端添加端接电阻,较好地实现了阻抗匹配,解决了信号完整性的问题。图2 采集

13、系统结构框图三、实验与性能测试为了实验和评价数据采集系统的实际效果,我们设计了在WIN2000下使用的配套计算机测试系统,包括PCI接口卡和测试软件包,PCI接口卡可同时与两路采集系统接口,方便采集雷达I、Q两路正交信号。测试时,微机发出RESET、START等控制信号,并检测采集完毕READY信号,系统用PCI总线时钟作为读时钟RCLK,由测试软件通过PCI总线读出FIFO内的数据,再由测试软件对读出的数据进行分析,以验证其正确性。测试中,我们首先用两套相同的采集系统对带宽50 MHz、时宽20s的LFM信号I、Q两路正交分量进行采集,采样时钟400 MHz,再利用测试软件在显示窗口中同时绘

14、出实际采得的数据和计算机仿真波形,比较其波形异同,即可确认采集数据的正确性。图3是测试软件绘出的实际采集波形和仿真波形,可以看出系统可以正确地采集并存储信号。图3LFM信号I、Q正交分量采集波形比较对于数据采集系统来说,衡量其性能的参数很多,但通常都以动态测量的信噪比(SNR)和有效位数(ENOB)来反映系统的综合性能。在测试SNR和ENOB时,我们选取测试条件如下:(1)采集信号为单频正弦信号,频率f0,采样频321 电讯技术 2004年第4期研究与开发RESEARCH&DEVELOPMENT率fs取4倍f0,且采集数据个数为4的整数倍,这样可以避免由于采集长度有限加窗引起的频谱泄漏;(2)

15、信号源本身的信噪比应该比通过量化方式计算的理论信噪比要高,我们选取SNR在50 dB以上的信号源产生单频信号,且信号不过载。在满足以上条件后,通过对采集的信号进行FFT,将主瓣的能量作为信号能量,将其余能量(扣除谐波)作为噪声能量,求其比值即得实际采集信号的信噪比SNR。而SNR与ENOB在均匀量化的条件下,满足以下公式:ENOB=(SNR-1.761-20lgXV)/6.02(1)其中V是A/D满幅度,X是采样后得到的信号幅值。我们测试了两种情况下的SNR和ENOB,分别如表1和表2所示。表1输入信号的峰峰值为463 mV,频率为25 MHz,采样频率为100 MHz,采样点数32 K,5次

16、采样后分析的结果指标次数第一次第二次第三次第四次第五次SNR(dB)44.79445.42745.56645.33545.498ENOB(bit)7.2597.3657.3887.3497.376表2输入信号的峰峰值为290 mV,频率为100 MHz,采样频率为400 MHz,采样点数为32 K,5次采样后分析的结果指标次数第一次第二次第三次第四次第五次SNR(dB)33.75433.78834.09734.03233.858ENOB6.1016.1066.1576.1476.118从表1和表2可以看到,当系统工作频率增加时,高速逻辑器件的快速开关在地平面上引起的噪声和输入信号峰峰值的降低等

17、因素导致了系统性能的降低,前者是无法全部抑制的,而后者可以通过更换信号源以输出接近满载的信号,尽可能地增加信号功率,从而提高信噪比。四、结 论从测试结果可以看出,当采集系统工作在400MHz的采样频率时,有效位数ENOB在6位以上,能够满足实际工程应用的要求,在高速数字信号处理、中频数字化接收机等领域有较好的应用前景。参考文献1MAX106 Data SheetZ1MAXIM Devices Inc.,199912 沈兰荪.高速数据采集系统的原理及应用M.北京:人民邮电出版社,199513 胡广书 1 数字信号处理 理论、算法和实现M1 北京:清华大学出版社,199714 邹理和 1 数字信号

18、处理(上册)M1 西安:西安交通大学出版社 15 杨素行 1 微型计算机系统原理及应用M1 北京:清华大学出版社,199516 李广军,王厚军1 实用接口技术M.成都:电子科技大学出版社,199817 李贵山,戚德虎 1PCI局部总线开发指南M.西安:西安电子科技大学出版社,199918 周晓霞 1 高速数据采集系统的测试与显控软件设计D1 成都:电子科技大学,20021作者简介:邹 林(1977-),男,新疆伊犁人,电子科技大学博士研究生,研究方向为高速数字信号处理、雷达系统仿真;汪学刚(1963-),男,湖南澧县人,电子科技大学教授、博士生导师,研究方向为雷达信号处理、雷达数字化接收机、系统仿真技术。421 电讯技术 2004年第4期研究与开发RESEARCH&DEVELOPMENT