触发器与同步时序逻辑电路优秀PPT.ppt
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1、触发器与同步时序逻辑电路现在学习的是第1页,共60页触发器掌握触发器的基本类型及其状态描述了解触发器的结构与工作原理掌握触发器的基本应用电路现在学习的是第2页,共60页触发器触发器(触发器(Flip-Flop):):具有记忆功能的逻辑单元具有记忆功能的逻辑单元双双稳稳态态门门,又又称称双双稳稳态态触触发发器器,在在两两种种状状态态下下运行的电路。运行的电路。触触发发器器保保持持自自身身状状态态,直直到到有有输输入入脉脉冲冲(触触发发),输输出出根根据据规规则则改改变变,并并保保持持此此状状态态直直到到下下一一个触发来临。个触发来临。对脉冲对脉冲边沿边沿敏感,在敏感,在边沿瞬间边沿瞬间改变状态。
2、改变状态。四类触发器:四类触发器:RS,JK,D和和T触发器触发器现在学习的是第3页,共60页锁存器锁存器(锁存器(Latch)电电平平触触发发的的存存储储单单元元,由由触触发发器器构构成成,不不同同的的是是他他的的数数据据存存储储取取决决于于输输入入时时钟钟(使使能能),它它可可以以使使输输出出状状态态不不随随输输入入端端状状态态的的变变化化而而改改变变,处处在在保保持持状状态态(如何区别触发器的保持)。(如何区别触发器的保持)。使能有效时,输出随输入改变使能有效时,输出随输入改变使能无效时,输出保持(不随输入变化)使能无效时,输出保持(不随输入变化)现在学习的是第4页,共60页触发器与锁存
3、器都具有保持都具有保持触发器保持在触发器保持在0或或1,置,置1(置位)或置(置位)或置0(复位)(复位)锁存器保持在前期锁存的输入值锁存器保持在前期锁存的输入值触发器边沿触发,在边沿瞬间改变输出,随后保持触发器边沿触发,在边沿瞬间改变输出,随后保持锁锁存存器器电电平平锁锁存存,使使能能无无效效时时,锁锁存存输输入入值值并并保保持持;有效时,输出随输入变化。有效时,输出随输入变化。现在学习的是第5页,共60页RS触发器n基本基本RS 触发器触发器n同步同步RS 触发器(时钟脉冲控制的触发器(时钟脉冲控制的RS 触发器触发器)n主从主从RS 触发器触发器现在学习的是第6页,共60页基本RS 触发
4、器R=1、S=0时,则Q=1,Q=0,触发器置1(置位)R=0、S=1时,则Q=0,Q=1,触发器置0(复位)R与S状态必须相异,触发信号为S=0(R=1,称置位)或为R=0(S=1,称复位)R、S称为触发信号,在下降沿瞬间改变并使触发器保持0或1状态。R=1、S=1,Q与Q维持状态不变R=0、S=0:Q与Q维持不明确,禁止使用现在学习的是第7页,共60页同步RS 触发器锁存器当CP=0时 Q3=Q4=1,触发器保持原来状态不变。当CP=1时若R=0,S=1;Q4=1,Q3=0,触发器置1;若R=1,S=0;Q3=0,Q4=1,触发器置0;若R=S=0;Q3=Q4=1,触发器状态保持不变;若R
5、=S=1;Q3=Q4=0,触发器状态不定(Q3、Q4不可能同时置0)。现在学习的是第8页,共60页同步RS 触发器锁存器现在学习的是第9页,共60页D触发器锁存器当CP=1时 触发器状态随D的状态改变而改变当CP=0时Q3=Q4=1,触发器保持原来状态不变,即保持为CP下降沿以前的D的状态。现在学习的是第10页,共60页D触发器锁存器QnQn+1D000011100111QnQn+1D=0D=1001101DQn+10011激励表激励表状态表状态表现在学习的是第11页,共60页D触发器锁存器动作特点在控制端CP等于逻辑1期间,输出Q的状态随着输入D的改变而改变;在控制端CP等于逻辑0期间,输出
6、Q的状态被锁存。被锁存的状态是控制信号CP从逻辑1到逻辑0转变时刻的输入D的状态。由于在CP=1时,输出和输入的关系似乎是“透明”的,所以这个锁存器也被称为透明锁存器。现在学习的是第12页,共60页JK触发器JKQn+110101000Qn11Qn真值表与状态方程真值表与状态方程QnQn+1JK=00JK=01JK=11JK=100001111001状态表状态表现在学习的是第13页,共60页JK触发器n激励表激励表QnQn+1JK000X011X10X111X0现在学习的是第14页,共60页JK触发器当 JK=11时,在 CP=1 期间,JK 锁存器将不断空翻。能够保证触发器正常翻转的时钟脉冲
7、的宽度应该不小于3tpd。但是,为了避免再次翻转,CP脉冲的宽度又不能大于3tpd。这个条件实际上是无法实现的。所以实际电路中只有RS锁存器和D锁存器,并不存在JK锁存器。现在学习的是第15页,共60页T触发器TQn+10Qn1QnQnQn+1T=0T=1001110QnQn+1T000011101110状态表状态表激励表激励表现在学习的是第16页,共60页T触发器n采用采用D触发器构成的触发器构成的T、T触发器触发器现在学习的是第17页,共60页触发器的简单应用计数器计数是数字电路的一个基本功能。一个计数器通常由一组触发器构成,该组触发器按照预先给定的顺序改变其状态。同步计数器(Synchr
8、onous Counter):所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生。异步计数器(Asynchronous Counter):计数器中的每个触发器的时钟部分或全部不同。现在学习的是第18页,共60页二进制异步加法计数器(行波计数器)n计数器实际上由n个T 触发器构成。第一个T 触发器的C端连接系统时钟,其后每一级触发器都将前级触发器的输出(或输出的非)作为本级的时钟输入。现在学习的是第19页,共60页二进制异步减法计数器(行波计数器)现在学习的是第20页,共60页行波计数器的时钟和计数状态的关系关于行波关于行波计计数器,比数器,比较较容易混淆的是加法容易混淆的是加法计计数
9、与减法数与减法计计数数对应对应的的时钟时钟来源来源以及触以及触发发沿沿的组合关系。通过波形图可以很方便地确定这些问题,现的组合关系。通过波形图可以很方便地确定这些问题,现将它们的组合情况列表如下:将它们的组合情况列表如下:上升沿触发下降沿触发加法计数后级时钟来自前级的后级时钟来自前级的Q减法计数后级时钟来自前级的Q后级时钟来自前级的注意在注意在应应用上表的用上表的时时候,所有触候,所有触发发器都以器都以Q 作作为计为计数器的数器的输输出。出。若以触若以触发发器的器的作为计数器的输出,则加法计数和减法计数的作为计数器的输出,则加法计数和减法计数的关系恰恰颠倒。关系恰恰颠倒。现在学习的是第21页,
10、共60页行波计数器计数过程中的不稳定暂态问题由于二进制异步计数器的的时钟信号是前后级串联的,所以到达每个触发器的时钟信号不是同时的。这也是为何将它称为异步计数器的原因。也有将它称为行波计数器(Ripple Counter)的。因为每个触发器的时钟不同步,结果造成在CP有效边沿以后的一段时刻内计数值可能发生混乱。例如,计数从7到8的转换过程,实际的转换为:01110110010000001000。现在学习的是第22页,共60页寄存器(Register)寄存器由一组触发器构成,主要功能是存储数据。因为一个触发器可以存储一位二进制数,所以要存储n位二进制数,需要n个触发器。根据输入或输出的模式,可分
11、为并行方式和串行方式。并行方式:n位二进制数一次存入或读出。只需要一个时钟脉冲即可完成数据操作,但是需要n根输入和输出数据线。串行方式:n位二进制数以每次一位、分成n次存入或读出。只需要1根输入和输出数据线,但要使用n个时钟脉冲完成输入或输出操作。将两种模式加以交叉,可以得到四种不同模式的寄存器:并行输入/并行输出;串行输入/串行输出;并行输入/串行输出以及串行输入/串行输出。现在学习的是第23页,共60页寄存器(Register)并行输入并行输入/并行输出寄存器结并行输出寄存器结构和图形符号构和图形符号公共控制框现在学习的是第24页,共60页移位寄存器结构和输出波形 现在学习的是第25页,共
12、60页左移与右移n一般将一个数据的最高位记为MSB(Most Significant Bit),最低位记为LSB(Least Significant Bit)。n若首先移入或移出移位寄存器的是MSB,则称该操作为左移。反之,若首先移入或移出移位寄存器的是LSB,则称该操作为右移。n具体执行哪种操作取决于最高位位置的指定。现在学习的是第26页,共60页累加器(Accumulator)现在学习的是第27页,共60页触发器的基本特性具有两个稳定的输出状态,可以在输入信号的作用下改变状态。所以,触发器具有记忆作用。n由于触发器是时序逻辑电路中的一个及其重要的部件,熟练掌握触发器的逻辑功能和动作特性是十
13、分必要的。n直接运用触发器可以构成异步计数器和各种寄存器。这些单元电路广泛应用在各种电子设备和计算机中。现在学习的是第28页,共60页时序电路注:这是一个一般的结构,在实际的逻辑中可以合并注:这是一个一般的结构,在实际的逻辑中可以合并某些输出和状态,也可以没有输入。某些输出和状态,也可以没有输入。输入变量输入变量输出变量输出变量状态变量状态变量(现态)(现态)状态变量状态变量(次态)(次态)现在学习的是第29页,共60页同步时序电路和异步时序电路同步时序电路:记忆电路一般由触发器构成,记忆电路中所有触发器状态的变化都是在同一时钟信号操作下同时发生的。触发器的时钟信号不计在输入之内。异步时序电路
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