2014年计算机组成与结构(第4章主存储器)解析.ppt

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1、计算机组成与结构计算机组成与结构第第4 4章章 主存储器主存储器 董志学董志学 2014.2 2014.2第第4 4章章 主存储器主存储器主要内容：主要内容：4.1 4.1 主存储器分类、技术指标和基本操作主存储器分类、技术指标和基本操作 4.2 4.2 读读/写存储器写存储器 4.3 4.3 非易失性半导体存储器非易失性半导体存储器 4.4 4.4 存储器的组成与控制存储器的组成与控制 4.5 4.5 多体交叉存储器多体交叉存储器 4.1 主存储器分类、技术指标和基本操作主存储器分类、技术指标和基本操作 主存储器分类：主存储器分类：n(1)随机存储器随机存储器(Random Access M

2、emory，简称，简称RAM)随机存储器随机存储器(又称读写存储器又称读写存储器)指通过指令可以指通过指令可以随机地、个别地对各个存储单元进行访问，一般访随机地、个别地对各个存储单元进行访问，一般访问所需时间基本固定，而与存储单元地址无关。问所需时间基本固定，而与存储单元地址无关。停电会造成信息丢失。停电会造成信息丢失。RAM为为“易失性存储器易失性存储器”。(2)非易失性存储器非易失性存储器停电仍保持存储内容。这类存储器包括：停电仍保持存储内容。这类存储器包括：n只读存储器只读存储器(Read-Only Memory，简称，简称ROM)n可编程序的只读存储器可编程序的只读存储器 (Progr

3、ammable ROM，简称，简称PROM)n可擦除可编程序只读存储器可擦除可编程序只读存储器 (ErasablePROM，简称，简称EPROM)n可用电擦除的可编程只读存储器可用电擦除的可编程只读存储器 (electrically EPROM，简称，简称E2PROM)主存储器的主要技术指标：主存储器的主要技术指标：n主存储器的主要性能指标为主存储器的主要性能指标为:主存容量、存储器存取时间和存储周期时间主存容量、存储器存取时间和存储周期时间。计算机计算机可寻址的最小信息单位是一个可寻址的最小信息单位是一个存储字存储字，相邻的存储器地址表示相邻存储字，这种相邻的存储器地址表示相邻存储字，这种机

4、器称为机器称为“字可寻址字可寻址”机器机器。一个存储字所包括的二进制位数称为一个存储字所包括的二进制位数称为字长字长。一个字又可以划分为若干个一个字又可以划分为若干个“字节字节”，现，现代计算机中，大多数把一个字节定为代计算机中，大多数把一个字节定为8个二进制个二进制位，因此，一个字的字长通常是位，因此，一个字的字长通常是8的倍数。的倍数。有些计算机可以按有些计算机可以按“字节字节”寻址，因此，寻址，因此，这种机器称为这种机器称为“字节可寻址字节可寻址”计算机计算机。以以字节字节为单位来表示主存储器存储单为单位来表示主存储器存储单元的总数，就是元的总数，就是主存储器的容量主存储器的容量。n指令

5、中指令中地址码的位数地址码的位数决定了主存储器的决定了主存储器的可直接寻可直接寻址的最大空间址的最大空间。n 例如，例如，32位超级微型机提供位超级微型机提供32位物理地址，位物理地址，支持对支持对4G字节的物理主存空间的访问。字节的物理主存空间的访问。n n 常用的计量存储空间的单位还有常用的计量存储空间的单位还有K，M。n n K为为210，M为为220，G为为230，T为为240。存储器存取时间存储器存取时间n存储器存储器存取时间存取时间(memory access time)又称存储器访问时又称存储器访问时间间。是指从启动一次存储器操作是指从启动一次存储器操作到完成该操作所经历的时间。

6、到完成该操作所经历的时间。存储周期存储周期n存储周期存储周期(memory cycletime):n 指指连续启动两次连续启动两次独立的存储器操作独立的存储器操作(例例如连续两次读操作如连续两次读操作)所需所需间隔的最小时间间隔的最小时间。存取周期存取周期=存取时间存取时间+存储单元的恢复稳定时间存储单元的恢复稳定时间主存储器的基本操作主存储器的基本操作主主存存储储器器用用来来暂暂时时存存储储CPU正正在在使使用用的指令和数据，它和的指令和数据，它和CPU的关系最为密切。的关系最为密切。AR:AR:地址寄存器地址寄存器 DR:DR:数据寄存器数据寄存器 4.2 4.2 读读/写存储器写存储器n

7、随机存储器随机存储器(RAM)(RAM)n半导体读读写写存存储储器器按按存存储储元元件件在在运运行行中中能能否否长长时时间间保保存存信信息息来来分分，有有静静态态存存储储器器和动态存储器两种。和动态存储器两种。n静态存储器的集成度低，但功耗较大；动态存储器的集成度高，功耗小，它主要用于大容量存储器。1静态存储器静态存储器(SRAM)图4.2MOS静态存储器的存储单元 图4.3MOS静态存储器结构图 图图4.34.3是用图是用图4.24.2所所示单元示单元组成的组成的16X116X1位位静态存静态存储器的储器的结构图。结构图。图4.4静态存储器芯片读数时序图4.5静态存储器写时序2动态存储器动态

8、存储器(DRAM)(1)存储单元和存储存储单元和存储器原理器原理图图4.6单管存储单元单管存储单元线路图线路图 n单管单元的优点是单管单元的优点是:n 线路简单，单元占用面积小，速度快。线路简单，单元占用面积小，速度快。n 单管单元的缺点是单管单元的缺点是：n 读出是破坏性的，故读出后要立即对单读出是破坏性的，故读出后要立即对单元进行元进行“重写重写”，以恢复原信息；，以恢复原信息；图4.716K1位动态存储器框图(2)再生再生uDRAMDRAM是是通通过过把把电电荷荷充充积积到到MOSMOS管管的的栅栅极极电电容容或或专专门的门的MOSMOS电容中去来实现信息存储的。电容中去来实现信息存储的

9、。u 但但是是由由于于电电容容漏漏电电阻阻的的存存在在，随随着着时时间间的的增增加加，其其电电荷荷会会逐逐渐渐漏漏掉掉，从从而而使使存存储储的的信信息息丢丢失失。为为了了保保证证存存储储信信息息不不遭遭破破坏坏，必必须须在在电电荷荷漏漏掉掉以前就进行充电，以恢复原来的电荷。以前就进行充电，以恢复原来的电荷。u 把这一充电过程称为把这一充电过程称为再生再生，或称为，或称为刷新刷新。u 对对于于DRAMDRAM，再再生生一一般般应应在在小小于于或或等等于于2ms2ms的的时时间间内内进进行一次。行一次。nDRAM采用采用“读出读出”方式进行再生。方式进行再生。n 由于由于DRAM每列都有自己的读放

10、，因此，每列都有自己的读放，因此，只要依次改变行地址，轮流对存储矩阵的只要依次改变行地址，轮流对存储矩阵的每一行所有单元同时进行读出，当把所有每一行所有单元同时进行读出，当把所有行全部读出一遍，就完成了对存储器的再行全部读出一遍，就完成了对存储器的再生生n(这种再生称这种再生称行地址再生行地址再生)。(3)时序图时序图n图4.8动态存储器RAS、CAS与地址Adr的相互关系图4.9动态存储器读工作方式时序图图4.10动态存储器写工作方式时序图 图4.11动态存储器页面读方式时序图 3DRAM的发展的发展（1）同步）同步DRAM(SDRAM)典型的典型的DRAMDRAM是异步工作的是异步工作的，

11、处理器送地址和控制信号到存储器后，等待存储器进行内部操作(选择行线和列线，读出信号放大，并送输出缓冲器等)，此时处理器只能等待，因而影响了系统性能。而而SDRAMSDRAM与处理器之间的数据传送是同步的与处理器之间的数据传送是同步的，在系统在系统时钟控制下，处理器送地址和控制命令到时钟控制下，处理器送地址和控制命令到SDRAMSDRAM后，在经后，在经过一定数量过一定数量(其值是已知的其值是已知的)的时钟周期后，的时钟周期后，SDRAMSDRAM完成完成读或写的内部操作。在此期间，处理器可以去进行其他读或写的内部操作。在此期间，处理器可以去进行其他工作，而不必等待之。工作，而不必等待之。图4.

12、12同步动态随机存储器(SDRAM)（2）DDR（double data rate）SDRAMnDDR SDRAM 是双数据传送速率的是双数据传送速率的SDRAM。它与。它与SDRAM不同的是时钟的上升沿和下降沿都能读出数据不同的是时钟的上升沿和下降沿都能读出数据（读出时预取（读出时预取2位）位）（3）DDR2 SDRAMn具有4位数据读预取的能力。nDDR2内部每个时钟能以4倍外部总线的速度读取数据。（4）DDR3nDDR3将预取的能力提升到8位，其芯片内部的工作频率只是外部频率的1/8。（5）Rambus DRAM(RDRAM)n由Rambus公司开发的公司开发的RambusDRAM着重研

13、究提高存储器频带宽度问题。该芯片采取垂直封装采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与CPU之间传送数据是通过专用的RDRAM总线进行的，而且不用通常的而且不用通常的RAS，CAS，WE和和CE信号信号。该芯片采取异步成组数据该芯片采取异步成组数据传输协议，在开始传送时需要较大存取时间传输协议，在开始传送时需要较大存取时间(例例如如48ns)，以后可达到，以后可达到500Mbs的传输率。的传输率。能达到这样的高速度是因为精确地规定了总线的阻抗、时钟和信号。RDRAM从高速总线上得到访存请求，包括地址、操作类型和传送的字节数。（6）集成随机存储器）集成随机存储器(IRA

14、M)将将整整个个DRAM系系统统集集成成在在一一个个芯芯片片内内，包包括括存存储储单单元元阵阵列列；刷刷新新逻逻辑辑；裁裁决决逻逻辑辑、地地址址分分时时、控控制制逻逻辑辑及及时时序序等等。片片内内还还附附加有测试电路。加有测试电路。4.DRAM与与SRAM的比较的比较DRAMDRAM有很多优点有很多优点：n 首首先先:由由于于它它使使用用简简单单的的单单管管单单元元作作为为存存储储单单元元，因因此此，每每片片存存储储容容量量较较大大，约约是是SRAMSRAM的的4 4倍倍；由由于于DRAMDRAM的的地地址址是是分分批批进进入入的的，所所以以它它的的引引脚脚数数比比SRAMSRAM要要少少很很

15、多多，它它的的封封装装尺尺寸寸也也可可以以比比较较小小。这这些些特特点点使使得得在在同同一一块块电电路路板板上上，使用使用DRAMDRAM的存储容量要比用的存储容量要比用SRAMSRAM大大4 4倍以上。倍以上。其次其次:DRAMDRAM的价格比较便宜，大约只有的价格比较便宜，大约只有SRAMSRAM的的l l4 4。n 第第三三:由由于于使使用用动动态态元元件件，DRAMDRAM所所需需功功率率大大约约只只有有SRAMSRAM的的1 16 6。DRAM存在不少缺点存在不少缺点：n 首先，也是由于使用动态元件，它的速度比首先，也是由于使用动态元件，它的速度比SRAM要低。要低。n 其次，其次，

16、DRAM需要再生，这不仅浪费了宝贵的需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一时间，还需要有配套的再生电路，它也要用去一部分功率。部分功率。SRAM一般用作容量不大的高速存储一般用作容量不大的高速存储器。器。4.3 4.3 非易失性半导体存储器非易失性半导体存储器 前前面面介介绍绍的的DRAMDRAM和和SRAMSRAM均均为为可可任任意意读读写写的的随随机机存存储储器器，当当掉掉电电时时，所所存存储储的的内内容容立立即即消消失，所以是易失性存储器。失，所以是易失性存储器。下下面面介介绍绍的的半半导导体体存存储储器器，即即使使停停电电，所所存存储储的的内内容容也也不

17、不会会丢丢失失。根根据据半半导导体体制制造造工工艺艺的的不不同同，可可分分为为ROMROM，PROMPROM，EPROMEPROM，E E2 2PROMPROM和和Flash Flash MemoryMemory。1只读存储器只读存储器(ROM)掩掩模模式式ROMROM由由芯芯片片制制造造商商在在制制造造时时写写入入内内容容，以后只能读而不能再写入。以后只能读而不能再写入。其其基基本本存存储储原原理理是是以以元元件件的的“有有无无”来来表表示示该该存存储储单单元元的的信信息息(“1 1”或或“0 0”)，可可以以用用熔熔丝丝、二二极极管管或或晶晶体体管管作作为为元元件件，显显而而易易见见，其其

18、存存储储内容是不会改变的。内容是不会改变的。2可编程序的只读存储器可编程序的只读存储器(PROM)PROMPROM可可由由用用户户根根据据自自己己的的需需要要来来确确定定ROMROM中中的的内内容容，常常见见的的熔熔丝丝式式PROMPROM是是以以熔熔丝丝的的接接通通和和断断开来表示所存的信息为开来表示所存的信息为“1 1”或或“0 0”。刚刚出出厂厂的的产产品品，其其熔熔丝丝是是全全部部接接通通的的，使使用用前前，用用户户根根据据需需要要断断开开某某些些单单元元的的熔熔丝丝(写写入入)。显显而而易易见见，断断开开后后的的熔熔丝丝是是不不能能再再接接通通了了，因因此此，它是一次性写入的存储器。

19、，它是一次性写入的存储器。掉电后不会影响其所存储的内容。掉电后不会影响其所存储的内容。3可擦可编程序的只读存储器可擦可编程序的只读存储器(EPROM)为了能多次修改为了能多次修改ROM中的内容，产生中的内容，产生了了EPROM。其基本存储单元由一个管子。其基本存储单元由一个管子组成，但与其他电路相比管子内多增加了组成，但与其他电路相比管子内多增加了一个浮置栅，如图一个浮置栅，如图413所示。所示。图4.13EPROM存储单元和编程电压 编程序(写入)时，控制栅上接12V编程序电压Vpp，源极接地，漏极上加5V电压。漏源极间的电场作用使电子穿越沟道，在控制栅的高压吸引下，这些自由电子越过氧化层进

20、入浮置栅；当浮置栅极获得足够多的自由电子后，漏源极间便形成导电沟道(接通状态)，信息存储在周围都被氧化层绝缘的浮置栅上，即使掉电，信息仍保存。当EPROM中的内容需要改写时，先将其全部内容擦除，然后再编程。擦除是靠紫外线使浮置栅上电荷泄漏而实现的。EPROM芯片封装上方有一个石英玻璃窗口，将器件从电路上取下，用紫外线照射这个窗口，可实现整体擦除。EPROM的编程次数不受限制。4可电擦可编程序只读存储器可电擦可编程序只读存储器(E2PROM)E E2 2PROMPROM的的编编程程序序原原理理与与EPROMEPROM相相同同，但但擦擦除除原原理理完完全全不不同同，重重复复改改写写的的次次数数有有

21、限限制制(因因氧氧化化层层被磨损被磨损)，一般为，一般为1010万次。万次。其其读读写写操操作作可可按按每每个个位位或或每每个个字字节节进进行行，类类似似于于SRAMSRAM，但但每每字字节节的的写写入入周周期期要要几几毫毫秒秒，比比SRAMSRAM长得多。长得多。E E2 2PROMPROM每每个个存存储储单单元元采采用用两两个个晶晶体体管管。其其栅栅极极氧化层比氧化层比EPROMEPROM薄，因此具有电擦除功能。薄，因此具有电擦除功能。5快擦除读写存储器快擦除读写存储器(Flash Memory)nFlash MemoryFlash Memory是在是在EPROMEPROM与与E E2 2

22、PROMPROM基础上发展起基础上发展起来的，它与来的，它与EPROMEPROM一样，用单管来存储一位信息，一样，用单管来存储一位信息，它与它与E E2 2PROMPROM相同之处是用电来擦除。相同之处是用电来擦除。n 但是它只能擦除整个区或整个器件，图但是它只能擦除整个区或整个器件，图4 41414是是擦除原理图擦除原理图。n 在源极上加高压在源极上加高压VppVpp，控制栅接地，在电场作，控制栅接地，在电场作用下，浮置栅上的电子越过氧化层进入源极区而用下，浮置栅上的电子越过氧化层进入源极区而全部消失，实现整体擦除或分区擦除。全部消失，实现整体擦除或分区擦除。图4.14Flash Memor

23、y存储单元和擦除电压 快擦除读写存储器于快擦除读写存储器于19831983年推出，年推出，19881988年商年商品化。它兼有品化。它兼有ROMROM和和RAMRAM俩者的性能，又有俩者的性能，又有ROMROM，DRAMDRAM一样的高密度。一样的高密度。是唯一具有大存储量、非易失性、低价格、是唯一具有大存储量、非易失性、低价格、可在线改写和高速度可在线改写和高速度(读读)等特性的存储器。它是等特性的存储器。它是近年来发展很快很有前途的存储器。近年来发展很快很有前途的存储器。4.4 4.4 半导体存储器的组成与控制半导体存储器的组成与控制半导体存储器的读写时间一般在十几至几半导体存储器的读写时

24、间一般在十几至几百毫微秒之间，其芯片集成度高，体积小，百毫微秒之间，其芯片集成度高，体积小，片内还包含有译码器和寄存器等电路片内还包含有译码器和寄存器等电路。常常用的半导体存储器芯片有多字一位片和多用的半导体存储器芯片有多字一位片和多字多位字多位(4(4位、位、8 8位位)片，如片，如16M16M位容量的芯位容量的芯片可以有片可以有16MXl16MXl位和位和4MX44MX4位等种类。位等种类。1存储器容量扩展存储器容量扩展n由于一块存储器芯片的容量总是有限的，由于一块存储器芯片的容量总是有限的，因此一个存储器总是由一定数量的存储器因此一个存储器总是由一定数量的存储器芯片构成。芯片构成。(1)

25、位扩展n位扩展指的是用多个存储器器件对字长进位扩展指的是用多个存储器器件对字长进行扩充。行扩充。n 位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端RW相应并联，数据端分别引出。如图如图415所示的位扩所示的位扩展方式是用展方式是用2个个16KX4位芯片组成位芯片组成16KX8位的存储器。位的存储器。图418中每个芯片字长4位，存储器字长8位，每片有14条地址线引出端，4条数据线引出端。图4.15位扩展连接方式(2)字扩展字扩展字字扩扩展展指指的的是是增增加加存存储储器器中中字字的的数数量量。静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯

26、片的地址范围。图图416所所示示的的字字扩扩展展存存储储器器是是用用4个个16KX8位位芯芯片片组组成成64KX8位位存存储储器器。数据线D0D7，与各片的数据端相连，地址总线低位地址A0A13与各芯片的14位地址端相连，而两位高位地址A14，A15经过译码器和4个片选端相连。图4.16字扩展连接方式(3)字位扩展字位扩展实实际际存存储储器器往往往往需需要要字字向向和和位位向向同同时时扩扩充充。一个存储器的容量为MXN位，若使用LXK位存储器芯片，那么，这个存储器共需要 个存储器芯片。一一个个小小容容量量存存储储器器与与CPU的的连连接接方方式式如如图图420所所示示。存存储储器器由由Inte

27、l2114芯芯片片经经字字位位扩扩展展而而成成，容容量量为为4KX8位位。由于Intel2114芯片只有1KX4位，所以整个存储器共需个2114芯片。Intel2114芯片本身共有10个地址端(A0A9)、4位数据端(D0D3)、一个片选端(CS)和一个读写控制信号端(/WE)。CPU提供12位地址，其中低10位(A0A9)并行连接各芯片的地址端，还有两位地址(Al0、A11)连向译码器，产生四个片选信号，分别控制四组芯片。此处译码器要受CPU的访存信号/MREQ控制，只在需要访问主存时才产生译码输出。CPU提供八位数据总线(D0D7)，每根数据线连接4个芯片。图 静态存储器芯片与CPU的连接

28、2存储控制存储控制n在存储器中，往往需要增设附加电路。这在存储器中，往往需要增设附加电路。这些附加电路包括地址多路转换线路、地址些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读写控制逻辑等。选通、刷新逻辑，以及读写控制逻辑等。n 在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。n刷新逻辑是为动态刷新逻辑是为动态MOS随机存储器的刷新准备的。通过随机存储器的刷新准备的。通过定时刷新、保证动态定时刷新、保证动态MOS存储器的信息不致丢失。存储器的信息不致丢失。n 动态MOS存储器采用“读出”方式进行刷新。因为在读出

29、过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以，读出过程就是再生过程。读出过程就是再生过程。但是存储器的访问地址是随机的，不能保证所有的存储单元在一定时间内都可以通过正常的读写操作进行刷新，因此需要专门予以考虑。通常，在再生过程中只改变行选择线地址，每次再生一行，依次对存储器的每一行进行读出，就可完成对整个RAM的后IJ新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作再生周期，又叫刷新周期这一段时间间隔称作再生周期，又叫刷新周期，一一般为般为2ms。通常有两种刷新方式。通常有两种刷新方式。(1)集中刷新n集中式刷新指在一个刷新周期内，

30、利用一段固定集中式刷新指在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写期间停止对存储器的读和写。n 例如，例如，一个存储器有1024行，系统工作周期为2OOns。RAM刷新周期为2ms。这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为1024个工作周期，用于读和写的为8 976个工作周期。n 集中刷新的缺点是在刷新期间不能访问存储器，集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。有时会影响计算机系统的正确工作。(2)分布式刷新分布式刷新n采取在采取在2ms时间

31、内分散地将时间内分散地将1024行刷新行刷新一遍的方法一遍的方法，具体做法是将刷新周期除以行数，得到两次刷新操作之间的时间间隔t，利用逻辑电路每隔时间t产生一次刷新请求。n动态动态MOS存储器的刷新需要有硬件电路的支持，存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决，刷新控制逻辑包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在等。这些线路可以集中在RAM存储控制器芯片存储控制器芯片中。中。例例如如Intel 8203DRAM控控制制器器是是为为了了控控制制2117，2118和和2164DRAM芯芯片片而而设设计计的的。2ll7，2118是16KXl位的DRAM芯

32、片，2164是64KXl位的DRAM芯片。图421是Intel 8203逻辑框图。根根据据它它所所控控制制的的芯芯片片不不同同，8203有有16K与与64K两两种工作模式。种工作模式。图4.17Intel 8203 RAM控制器简化图 n8203的逻辑图基本上可分成两部分，上面为地址处理部分，下面为时序处理部分。n 地址处理部分接收从计算机系统的地址总线送来的地址(64K模式：AL0AL7，AH0AH7；16K模式：AL0AL6，AH0AH6)经锁存器后形成行地址和列地址分时输出(64K模式：OUT0一OUT7，16K模式：OUT0OUT6)到存储器芯片。另外为了考虑刷新，由8203内部的刷新

33、计数器产生刷新用的行地址。所以在地址处理部分共有2个多路开关，分别用来选择行地址的来源以及分时输出行地址和列地址。与此同时，时序处理部分输出RAS或CAS信号，向RAM芯片指示此时输出的地址是行地址或列地址。由于8203有两种工作模式，因此有些引线有不同的定义，与地址有关的AL7，AH7，OUT7，就属于这种情况。在16K模式下，B0，B1为体选信号，这两者结合起来可以分别使RAS0RAS3有效，从而最多可对4个体进行选择。在刷新周期，则通过刷新定时器和刷新计数器，使RAS0RAS3全部有效，以实现对4个体同时刷新。n下面讨论时序处理部分。n 8203的基准时钟，可用两种方法产生：一是由内部振

34、荡器电路产生基准时钟。二是直接输入外部时钟。n RD，WR是从外部输入的读、写信号，经过8203后产生WE(写)信号控制RAM。n REFRQ用来输人外部刷新请求信号，如无输人，则由8203内部刷新电路每隔2ms完成一次全部存储单元的刷新操作。n RD，WR，REFEQ和刷新定时器的输出信号送到同步器裁决器，通过裁决器决定哪个信号送人时序发生器。3存储校验线路存储校验线路计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由由于于结结构构、工工艺艺和和元元件件质质量量等等种种种种原原因因，数数据据在在存存储储过过程程中中有有可可能能出出错错，所所以以，一一般般在在主存储器中

35、设置差错校验线路。主存储器中设置差错校验线路。实实现现差差错错检检测测和和差差错错校校正正的的代代价价是是信信息息冗冗余余。信息代码在写入主存时，按一定规则附加若干位，称为校验位。在读出时，可根据校验位与信息位的对应关系，对读出代码进行校验，以确定是否出现差错，或可纠正错误代码。早早期期的的计计算算机机多多采采用用奇奇偶偶校校验验电电路路，只有一位附加位，但这只能发现一位错而不能纠正。由由于于大大规规模模集集成成电电路路的的发发展展，主主存存储储器器的的位位数数可可以以做做得得更更多多，使使多多数数计计算算机机的的存存储储器器有有纠纠正正错错误误代代码码的的功功能能(ECC)。一一般般采采用用

36、的的海海明明码码校校验验线线路路可可以以纠纠正正一一位位错错(参见第3章)。4 45 5 多体交叉存储器多体交叉存储器n4 45 51 1 编址方式编址方式n计算机中大容量的主存，可由多计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为线路、地址寄存器和数据寄存器，称为“存储模块存储模块”。这种多模块存储器可以实现这种多模块存储器可以实现重叠与交叉存取。如果在重叠与交叉存取。如果在M M个模块上交叉个模块上交叉编址编址(M=2(M=2m m)，则称为模，则称为模M M交叉编址。通常采交叉编址。通常采用的编址方式

37、如图用的编址方式如图4 418(a)18(a)所示。所示。图4.18多体交叉存储设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出：Mj+1 其中，j=0，1，2，.，L-1 i=0，1，2，.，M-1表4.1 地址的模四交叉编址n表41列出了模四交叉各模块的编址序列。这种编址方式使用地址码的低位字段经过译码选择不同的存储模块，而高位字段指向相应的模块内部的存储字。这样，连续地址分布在相邻的不同模块内，而同一模块内的地址都是不连续的。在理想情况下，如果程序段和数据块都连续地在主存中存放和读取，那么，这种编址方

38、式将大大地提高主存的有效访问速度。但当遇到程序转移或随机访问少量数据，访问地址就不一定均匀地分布在多个存储模块之间，这样就会产生存储器冲突而降低了使用率，所以M个交叉模块的使用率是变化的，大约在 之间。例如，在大型计算机中M取16至32，则平均有效存取时间至少可以缩短到单存储体的14至16。高档微机M值可取2或4。4.5.2 重叠与交叉存取控制重叠与交叉存取控制n多体交叉存储模块可以有两种不同的方式进行访多体交叉存储模块可以有两种不同的方式进行访问：问：一种是所有模块同时启动一次存储周期，一种是所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息；另另一种是一种是M个模块按一

39、定的顺序轮流启动各自的访个模块按一定的顺序轮流启动各自的访问周期问周期，启动两个相邻模块的最小时间间隔等于启动两个相邻模块的最小时间间隔等于单模块访问周期的单模块访问周期的1M，前一种称为，前一种称为“同时访同时访问问”，后一种称为，后一种称为“交叉访问交叉访问”。同时访问要增加数据总线宽度。n 同时访问多个存储模块能一次提供多个数据同时访问多个存储模块能一次提供多个数据或多条指令。或多条指令。n多体交叉访问存储器工作时间图如图422(b)所示。可以看出，就每一存储模块本身来说，对它的连续两次访问时间间隔仍等于单模块访问周期。CPU和IOP(输入输出处理机)对存储器的访问是由主存控制部件控制的

40、。当CPU发出读或写请求操作时，由交叉编址位选择存储体。并查询该体控制部件中的“忙”触发器(BUSYi,j=03)是否为“1”。当该触发器为“1”时，表示存储体正在进行读或写操作，需要等待这次操作结束后将“忙”触发器置“0”，才能响应新的读或写请求。当存储体完成读写操作时，向CPU发出“回答”信号。如果CPU还要继续读、写操作，则将下一个地址码及其读、写命令送至存储控制部件，重复上述过程。习题n4.1在计算机的主存中，常常设置一定的ROM区。试说明设置ROM区域的目的。n4.2为什么DRAM芯片的地址一般要分两次接收?n4.3对于SRAM芯片，如果片选信号始终是有效的，问:n(1)若读信号有效

41、后，地址仍在变化，或数据线上有其他电路送来的信号，对读出有什么影响?n(2)若写信号有效后，地址仍在变化，或写入数据仍不稳定，对写入有什么影响?n4.4下图是某SRAM的写入时序图，其中R/是读/写命令控制线，当R/线为低电平时，存储器按给定地址24A8H把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。n4.5有一个512K16的存储器，由64K1位的2164RAM芯片构成(芯片内是4个128128结构)，问:n(1)总共需要多少个RAM芯片?n(2)采用分散刷新方式，如单元刷新间隔不超过2ms，则刷新信号的周期是多少?n4.6某机器中，已知有一个地址空间为00

42、00H1FFFH的ROM区域，现在再用RAM芯片(8K4)形成一个16K8的RAM区域，起始地址为2000H，假设RAM芯片有CS和WE信号控制端。CPU地址总线为A15A0，数据总线为D7D0，控制信号为R/n(读/写)和MREQ(当存储器进行读或写操作时，该信号指示地址总线上n的地址是有效的)。要求画出逻辑图。n4.7SRAM和DRAM的主要差别是什么?n4.8当前较先进的微机采用何种DRAM?DDR3-1333的传输率是多少？n4.9试从结构与应用两方面讨论EPROM和E2PROM的特点。n4.10设有一4体交叉存储器，但使用时经常遇到连续访问同一存储体的情况，会产生怎样的结果?n4.11现有动态存储器芯片，其容量为256M1位，用之组成的存储器容量为1G32位，且采用4体交叉存储方案，请说明如何安排地址线。n4.12设某主存储器访问一次存储器的时间如下:传送地址1个时钟周期，读/写4个时钟周期，数据传送1个时钟周期，采用下述3种主存结构读取16个字的数据块，各需多少时钟周期？n(1)单字宽主存，一次只能读/写1个字。n(2)4字宽主存，一次可读写4个字，但CPU与主存的数据传送宽度为1个字。n(3)4体交叉存储器，每个存储体为单字宽。n4.13通用微机是否可采用Flash memory作为主存？作业：作业：(第第4章习题：章习题：)n4.1 4.2 4.4 4.5 4.6