3DDRAM封装技术的应用.pdf
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1、3D DRAM 封装技术的应用作者:Biao Cai、Vipinchandra Patel、Edmund D.Blackshear,IBM服务器系统的需求推动了3D DRAM 技术的进展。新一代技术提供了形状因子(即几何尺寸和形状)、电气和功率性能方面的优势。同时也带来了更为复杂的设计、新的装配技术和失效机理。最佳的3D DRAM 技术是由这种优势、成本、入市时间和可靠性的综合权衡决定的。本文详尽分析了用于DDR2、DDR3 和未来服务器存储系统的最佳3D DRAM 技术的特征。TSV(硅通孔)DRAM 阵列堆叠有望带来超级的功率性能,这可能是意义重大的市场推动力。文中还论述了对这一未来技术的
2、权衡和工艺发展趋势。服务器系统的需求推动3D DRAM 技术服务器系统存储量至少每代增长2X。系统空间体积配置限制了存储器插座/模块的总数,因此要求增长存储器模块密度。近几年来,“下一代芯片缩小”减缓和成本交叉点在模块密度增长要求和 DRAM 芯片密度增长之间产生了差距,并且正在扩大(图1),为 3D DRAM 技术创造了应用空间。DDR2 3D 封装技术DDR2 存储器原来是用BGA 单片封装。有互为竞争的二种DDR2 3D 技术:BGA 堆叠(叠层封装)和引线键合芯片堆叠。二者均是2005 年左右在IBM 服务器平台中引入的。BGA 堆叠(叠层封装)在 IBM 服务器平台中采用了几种BGA
3、 堆叠设计(图2)。这些设计有一个共同点,即封装独立的 DRAM 芯片。没有芯片级老化功能时,单一封装可实现堆叠工艺前的老化,这对维持堆叠封装良率非常重要。当新一代DRAM 芯片良率仍处于上升阶段时,缺乏KGD(已知好芯片)对堆叠封装良率来说是一个问题。BGA 堆叠提供了这一问题的解决途径。到2004 年,一些封装分包公司已开发了BGA 堆叠技术。采用第三方BGA 堆叠服务,存储器供应商获得了“入市时间”的优势。良率和入市时间的优势是BGA 堆叠技术的首要市场推动因素。Low Profile是市场的重要推动因素对于高密度DDR2 存储模块,常要热/冷却增强措施(图3)。热槽和散热器占用了Z 空
4、间,增加了空气流通的阻力。为使Z 空间分配适于热增强并有足够的空气流动,要求Low Profile 3D DRAM 堆叠封装。热管理/冷却对 DDR2 服务器存储子系统设计是极其关键的,因而高度优势是市场的重要推动因素。VLP(Very Low Profile)存储器模块外形主要是为叶型服务器机箱设计引入的。VLP 模块外形减少了元件安置和走线所需的电路板面积。因此,高密度VLP 存储模块应用要求具有小外形(x,y)3D DRAM 堆叠封装。BGA 堆叠与芯片堆叠BGA 堆叠技术为老化/良率优势付出的代价是几何尺寸和形状。某些 BGA 堆叠设计实现了JEDEC 标准引脚,代价是需要附加Z 高度
5、(图 2)。与叠层封装方法比较,芯片堆叠设计将单个芯片堆叠,固有的优点是更薄、更小。只允许高良率DRAM 晶圆用于DDP(Dual Die Package)和 QDP(Qual Die Package)是控制堆叠封装良率的典型方法,业已证明该方法对 DDP 是有效的。但 QDP 良率仍是个问题。为了说明芯片良率对QDP 良率的影响,公式1 是假定有缺陷的DRAM 芯片是 QDP 良率减少的唯一因素。良率问题已是DDR2 QDP成为小规模溢价技术的限制因素了。QDP yield=(Die yield)4=(DDP yield)21 DDR2 芯片堆叠技术存储器供应商开发了各种引线键合芯片堆叠设计
6、。根据芯片排列方向,这些设计可分为上/下或上/上。上/下 DDP 是从 BOC(Board on Chip)BGA 结构发展来的,完全启用了成熟的 BOC 装配工艺技术元素:底部芯片装配几乎与BOC 一样。工艺开发的主要挑战是处理顶部芯片用的长键合引线。通过优化引线键合和密封工艺,存储器供应商开发出充分的工艺能力控制顶部芯片长引线弯曲。上/下 DDP 堆叠具有最佳3D 技术的特性,如物理尺寸形状小、满意的堆叠封装良率、比较短的开发周期、资本投入需求近于零、附加堆叠装配成本低和优良的堆叠封装可靠性。但是,上/下结构不能延伸到支持4 层 DRAM 堆叠。此外,上/下 DDP 存在固有的电气问题。上
7、、下芯片的电气通道不对称。上/下 DDP 支持的数据速率极限可能是800Mbps。依据引线键合方案,上/上 DRAM 堆叠设计可以分为二类:短引线和长引线(图2)。短引线结构需要在BEOL 阶段有附加的材料层(RDL:Re Distribution Layer),以将引线键合焊盘扇出到芯片边缘。对于短引线结构,处理键合引线与隔离的相互作用是直截了当的,这对采用这一结构的一些存储器供应商是很重要的优点。本文将着重于上/上/短引线。为简化起见,本文后面提到的上/上就代表上/上/短引线。上/上DRAM 堆叠封装开发过去一直是颇有挑战性的。几何设计、隔离/芯片附着材料选择和装配工艺开发需要广义FEM(
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