课题四--组装与测试时序逻辑电路ppt课件.ppt

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1、所谓时序逻辑电路，是指电路状态与时间参数相关联。在时序逻辑电路中，任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的逻辑状态，这一点正是时序逻辑电路和组合逻辑电路的根本区别。时序逻辑电路结构框图课题四组装与测试时序逻辑电路任务一任务一 分析和测试给定的时序逻辑电路分析和测试给定的时序逻辑电路 任务二任务二 组装与测试集成二进制加法计数器组装与测试集成二进制加法计数器 任务三任务三 组装与测试集成二进制加组装与测试集成二进制加/减可逆计数器减可逆计数器 任务四任务四 组装与测试集成十进制加组装与测试集成十进制加/减可逆计数器减可逆计数器 任务五任务五 组装与测试任意进制计数器组装

2、与测试任意进制计数器任务六任务六 组装与测试多级任意进制计数器组装与测试多级任意进制计数器 任务七任务七 组装与测试集成二五十进制计数器组装与测试集成二五十进制计数器 任务八任务八 组装与测试数据寄存器组装与测试数据寄存器*任务九任务九 仿真测试时序逻辑电路仿真测试时序逻辑电路 课题四组装与测试时序逻辑电路任务一任务一 分析和测试给定的时序逻辑电路分析和测试给定的时序逻辑电路对给定的时序逻辑电路进行分析，得到电路的逻辑功能，即确定在输入信号和时钟脉冲信号共同作用下输出状态的变化规律，称为时序逻辑电路的分析。时序逻辑电路按触发方式可以分为“同步同步”和“异步异步”两大类。任务引入任务引入 课题四

3、组装与测试时序逻辑电路分析时序逻辑电路可按以下步骤进行。时序逻辑电路分析步骤框图相关知识相关知识课题四组装与测试时序逻辑电路【例4-1】分析电路的逻辑功能，设初始状态为Q1Q0=00。例4-1时序逻辑电路课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路例4-1状态转换表可以看出，在第4个CP脉冲下降沿作用下，整个时序逻辑电路的状态又回到初始状态，其有效循环状态为00011100通常将一次循环所包含的状态总数称为时序逻辑电路的“模”，所以该时序逻辑电路的模为4。（3）状态转换表状态转换表课题四组装与测试时序逻辑电路（4）状态转换图和时序图）状态转换图和时序图例

4、4-1状态转换图例4-1时序图课题四组装与测试时序逻辑电路 （5）电路逻辑功能）电路逻辑功能1）电路由两个T触发器构成异步逻辑电路，每输入一个计数脉冲，最低位触发器翻转一次。2）当低位触发器由1变为0时，输出一个进位信号加到相邻高位触发器的计数输入端，使高位触发器翻转，所以是加法电路。课题四组装与测试时序逻辑电路n位二进制计数器可以计2的n次方个数。例如，图4-3所示的电路又可称为四进制加法计数器。若3个T触发器同样连接，则为八进制加法计数器；若4个T触发器同样连接，则为十六进制加法计数器。综上所述，如图4-3所示电路是一个异步2位模4二进制加法计数器。课题四组装与测试时序逻辑电路【例4-2】

5、分析图4-6所示时序电路的逻辑功能，设初始状态是Q1Q0=00。例4-2时序逻辑电路课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路（3）状态转换表状态转换表课题四组装与测试时序逻辑电路由于初始状态Q1Q0=00，所以电路当前输出Y=1。当第1个CP脉冲下降沿时刻，F0触发器的状态由0变为1，其输出端由1变为0。该信号作为时钟脉冲信号，送入F1触发器，所以F1的状态由0变为1。因此，当第1个CP脉冲下降沿到来时，触发器的状态为11，同时输出端Y=0。当第2个CP脉冲下降沿时刻，F0触发器的状态由1变为0，其输出端由0变为1，从而使F1触发器的状态不发生变化，

6、触发器的状态为10。课题四组装与测试时序逻辑电路（4）状态转换图和时序图）状态转换图和时序图例4-2状态转换图例4-2时序图课题四组装与测试时序逻辑电路（5）电路逻辑功能）电路逻辑功能图4-6所示电路是一个异步2位模4二进制减法计数器，Y是借位信号输出端。课题四组装与测试时序逻辑电路一、一、2位加法计数器逻辑功能测试位加法计数器逻辑功能测试 2位加法计数器测试接线电路任务实施任务实施课题四组装与测试时序逻辑电路操作步骤操作步骤（1）关闭直流稳压电源开关，将74LS112、74LS08插入面包板。（2）将+5V电压接到IC的管脚UCC，将电源负极接到IC的管脚GND。（3）用插接线将逻辑电路的输

7、出端Q0，Q1和Y接电阻与LED串联电路。（4）将手动脉冲信号发生器的输出信号接电路脉冲信号输入端C1。（5）74LS112的输入端J，K悬空。（6）检查无误后接通电源。课题四组装与测试时序逻辑电路（7）用插接线将74LS112的直接复位端接低电平清0，然后再接高电平。（8）每输入一个手动脉冲信号下降沿，观察输出端Q0，Q1的状态是否加1。（9）当输出状态Q1Q0的状态由10变化到11时，进位输出端Y=1；当输出状态Q1Q0的状态由11变化到00时，进位输出端Y=0，产生下降沿进位信号。课题四组装与测试时序逻辑电路二、二、2位减法计数器逻辑功能测试位减法计数器逻辑功能测试 2位减法计数器测试接

8、线电路课题四组装与测试时序逻辑电路操作步骤操作步骤（1）关闭直流稳压电源开关，将74LS112、74LS08插入面包板。（2）将+5V电压接到IC的管脚UCC，将电源负极接到IC的管脚GND。（3）用插接线将逻辑电路的输出端Q0，Q1和Y接电阻与LED串联电路。（4）将手动脉冲信号发生器的输出信号接电路脉冲信号输入端C1。（5）74LS112的输入端J，K悬空。（6）检查无误后接通电源。课题四组装与测试时序逻辑电路（7）用插接线将74LS112的直接复位端接低电平清0，然后再接高电平。（8）每输入一个手动脉冲信号下降沿，观察输出端Q0，Q1的状态是否减1。（9）当输出状态Q1Q0的状态为00时

9、，借位输出端Y=1；当输出状态Q1Q0的状态由00变化到11时，借位输出端Y=0，产生下降沿借位信号。课题四组装与测试时序逻辑电路任务二任务二 组装与测试集成二进制加法计数器组装与测试集成二进制加法计数器（1）按数字变化规律，可分为加法计数，减法计数。（2）按计数的进制不同，可分为二进制、十进制或N进制。（3）按触发方式不同，可分为同步计数和异步计数。（4）按清零方式，可分为同步清零和异步清零。（5）按置入数据方式，可分为同步置入数据和异步置入数据。任务引入任务引入 课题四组装与测试时序逻辑电路一、集成二进制计数器一、集成二进制计数器二进制计数器74LS161和74LS163a)逻辑符号b)管

10、脚排列相关知识相关知识1.逻辑管脚逻辑管脚课题四组装与测试时序逻辑电路2.74LS161的逻辑功能的逻辑功能集成计数器74LS161逻辑功能表课题四组装与测试时序逻辑电路二、工作原理二、工作原理74LS161时序图4位二进制计数器一个完整的计数周期包括16个计数状态。课题四组装与测试时序逻辑电路74LS161状态转换图课题四组装与测试时序逻辑电路操作步骤操作步骤（1）关闭直流稳压电源开关，将74LS161插入面包板。（2）将+5V电压接到IC的管脚16，将电源负极接到IC的管脚8。（3）将手动脉冲信号发生器连接+5V电源，脉冲信号输出线连接CP（脚2）。（4）用插接线将输出端Q3，Q2，Q1，

11、Q0和进位端连接电阻与LED串联电路。任务实施任务实施课题四组装与测试时序逻辑电路（5），ET，EP及数据输入端D3，D2，D1，D0悬空。（6）检查无误后接通电源。（7）用插接线将异步清零端（脚1）接低电平，清零后接高电平。（8）手动发出CP脉冲，在每个脉冲信号的上升沿时刻，计数器作加1操作，输出端状态依次显示为“00001111”。（9）观察进位信号电平的变化时刻。课题四组装与测试时序逻辑电路任务三任务三 组装与测试集成二进制组装与测试集成二进制加加/减可逆计数器减可逆计数器所谓减法计数器是指每来一个CP脉冲信号，计数器的输出状态为减1操作。集成二进制计数器74LS193是加/减可逆计数器

12、，具有加、减两个时钟脉冲输入端。任务引入任务引入 课题四组装与测试时序逻辑电路一、集成二进制加减计数器一、集成二进制加减计数器二进制加减计数器74LS193相关知识相关知识1.74LS193的管脚的管脚课题四组装与测试时序逻辑电路二进制加减可逆计数器74LS193逻辑功能表2.74LS193的逻辑功能的逻辑功能课题四组装与测试时序逻辑电路二、工作原理二、工作原理1.加法计数加法计数如果时钟脉冲从UP端输入，74LS193作加法计数。课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路如果时钟脉冲从DOWN端输入，74LS193作减法计数。2.减法计数减法计数课题四组装与测试时序逻辑电路课题

13、四组装与测试时序逻辑电路一、二进制可逆计数器一、二进制可逆计数器74LS193加法计数功能测试加法计数功能测试（1）关闭直流稳压电源开关，将74LS193插入面包板。（2）将+5V电压接到IC的管脚16，将电源负极接到IC的管脚8。（3）将手动脉冲信号发生器连接+5V电源，脉冲信号输出线连接UP（脚5）。（4）用插接线将输出端Q3Q0和进位端CO（脚12）连接电阻与LED串联电路。任务实施任务实施操作步骤操作步骤 课题四组装与测试时序逻辑电路（5）、DOWN端及数据输入端D3D0悬空。（6）检查无误后接通电源。（7）用插接线将异步清零端CR（脚14）接高电平，清零后接低电平。（8）手动发出时钟

14、脉冲，在每个脉冲信号的上升沿时刻，计数器作加1操作，输出端状态依次显示为“00001111”。（9）观察进位信号CO出现的时刻。课题四组装与测试时序逻辑电路二、二进制可逆计数器二、二进制可逆计数器74LS193减法计数功能测试减法计数功能测试（1）关闭直流稳压电源开关，将74LS193插入面包板。（2）将+5V电压接到IC的管脚16，将电源负极接到IC的管脚8。（3）将手动脉冲信号发生器连接+5V电源，脉冲信号输出线连接DOWN（脚4）。（4）用插接线将输出端Q3Q0和进位端BO（脚13）连接电阻与LED串联电路。操作步骤操作步骤 课题四组装与测试时序逻辑电路（5），UP端及数据输入端D3D0

15、悬空。（6）检查无误后接通电源。（7）用插接线将异步清零端CR（脚14）接高电平，清零后接低电平。（8）手动发出时钟脉冲，在每个脉冲信号的上升沿时刻，计数器作减1操作，输出端状态依次显示为“11110000”。（9）观察借位信号BO出现的时刻。课题四组装与测试时序逻辑电路任务四任务四 组装与测试集成十进制加组装与测试集成十进制加/减可逆计数器减可逆计数器由于人们习惯于十进制计数规则，因此许多计数器产品是十进制计数器，通常十进制计数器输出为8421BCD码，当计数至第十个时钟脉冲时，十进制计数器的输出要从“1001”跳变到“0000”，完成一次一位十进制计数循环。集成十进制计数器74LS192是

16、加/减可逆计数器，具有加、减两个时钟脉冲输入端。任务引入任务引入 课题四组装与测试时序逻辑电路一、集成十进制加减计数器一、集成十进制加减计数器十进制加减计数器74LS192相关知识相关知识课题四组装与测试时序逻辑电路十进制加减可逆计数器74LS192逻辑功能表课题四组装与测试时序逻辑电路二、工作原理二、工作原理1.加法计数加法计数如果时钟脉冲从UP端输入，74LS192作加法计数。课题四组装与测试时序逻辑电路如果时钟脉冲从DOWN端输入，74LS192作减法计数。2.减法计数减法计数课题四组装与测试时序逻辑电路74LS192加/减计数测试电路图任务实施任务实施课题四组装与测试时序逻辑电路一、十

17、进制可逆计数器一、十进制可逆计数器74LS192加法计数功能测试加法计数功能测试（1）关闭直流稳压电源开关，将74LS192，CD4511插入面包板。（2）将+5V电压接到IC的管脚16，将电源负极接到IC的管脚8。（3）将手动脉冲信号发生器连接+5V电源，脉冲信号输出线连接74LS192的UP端。（4）用插接线将74LS192的数据输出端与CD4511的数据输入端连接。（5）用插接线将CD4511译码输出端ag接电阻与共阴极数码管串联电路。操作步骤操作步骤 课题四组装与测试时序逻辑电路（6）74LS192的，DOWN端及数据输入端D3D0悬空。（7）用插接线将CD4511的，端接高电平，LE

18、端接低电平。（8）检查无误后接通电源。（9）用插接线将74LS192异步清零端CR接高电平，清零后接低电平。（10）手动发出时钟脉冲，在每个脉冲信号的上升沿时刻，数码管逐个显示字符“09”。课题四组装与测试时序逻辑电路二、十进制可逆计数器二、十进制可逆计数器74LS192减法计数功能测试减法计数功能测试 （1）关闭直流稳压电源开关，将74LS192，CD4511插入面包板。（2）将+5V电压接到IC的管脚16，将电源负极接到IC的管脚8。（3）将手动脉冲信号发生器连接+5V电源，脉冲信号输出线连接74LS192的DOEN端。（4）用插接线将74LS192的数据输出端与CD4511的数据输入端连

19、接。（5）用插接线将CD4511译码输出端ag接电阻与共阴极数码管串联电路。操作步骤操作步骤 课题四组装与测试时序逻辑电路（6）74LS192的，UP端及数据输入端D3D0悬空。（7）用插接线将CD4511的，端接高电平，LE端接低电平。（8）检查无误后接通电源。（9）用插接线将74LS192异步清零端CR接高电平，清零后接低电平。（10）手动发出时钟脉冲，在每个脉冲信号的上升沿时刻，数码管逐个显示字符“90”。课题四组装与测试时序逻辑电路任务五任务五 组装与测试任意进制计数器组装与测试任意进制计数器在现有集成计数器产品中，已经有二、四、五、八、十和十六进制计数器供人们选择使用，但在生产实际中

20、可能还需要其他进制的计数器，例如，需要十二进制或九进制计数器。可以利用现有集成计数器产品的清零和置数功能，将已有的n进制计数器转换成小于n的任意一种进制的计数器。任务引入任务引入 课题四组装与测试时序逻辑电路一、用异步清零法构成十二进制计数器一、用异步清零法构成十二进制计数器 用异步清零法将十六进制计数器74LS161转换成十二进制计数器相关知识相关知识课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路二、用同步清零法构成十二进制计数器二、用同步清零法构成十二进制计数器 用同步清零法将十六进制计数器74LS163转换成十二进制计数器课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路

21、三、用同步置数法构成九进制计数器三、用同步置数法构成九进制计数器 用同步置数法将十六进制计数器74LS161转换成九进制计数器课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路用同步置数法将十六进制计数器74LS161转换成九制计数器利用74LS161计数到1111状态时产生的进位信号预置初始值来构成九进制计数器。首先把预置数据输入端置成0111（169=7）状态，然后使该电路从0111状态开始加1计数，输入第8个时钟脉冲后到达1111状态，第9个时钟脉冲作用时，新的计数周期又从0111开始。由于电路稳定状态循环为01111111（即715），所以得到的是九进制计数器。课题四组装与测试时

22、序逻辑电路任务实施任务实施一、用异步清零法构成的十二进制计数器的一、用异步清零法构成的十二进制计数器的测试测试 操作步骤操作步骤 课题四组装与测试时序逻辑电路二、用同步清零法构成的十二进制计数器二、用同步清零法构成的十二进制计数器的测试的测试 操作步骤操作步骤 课题四组装与测试时序逻辑电路三、用同步置数法构成的九进制计数器三、用同步置数法构成的九进制计数器（1）的测试）的测试 用同步置数法将十六进制计数器74LS161转换成九进制计数器测试电路图课题四组装与测试时序逻辑电路操作步骤操作步骤 课题四组装与测试时序逻辑电路四、用同步置数法构成的九进制计数器四、用同步置数法构成的九进制计数器（2）的

23、测试）的测试 操作步骤操作步骤 课题四组装与测试时序逻辑电路任务六任务六 组装与测试多级任意进制计数器组装与测试多级任意进制计数器在实际生活中经常遇到较大的计数值，而一位4进制计数器最大只能计数到15，利用计数器级联法，可以将已有的n进制计数器转换成大于n的任意一种进制的计数器。任务引入任务引入 课题四组装与测试时序逻辑电路一、用两片一、用两片74LS192构成百进制计数器构成百进制计数器两片十进制计数器74LS192构成百进制计数器相关知识相关知识课题四组装与测试时序逻辑电路二、用两片二、用两片74LS192构成构成24进制计数器进制计数器 两片十进制计数器74LS192构成24进制计数器课

24、题四组装与测试时序逻辑电路一、用两片一、用两片74LS192构成百进制计数器测试构成百进制计数器测试任务实施任务实施操作步骤操作步骤 课题四组装与测试时序逻辑电路二、用两片二、用两片74LS192构成构成24进制计数器测试进制计数器测试 操作步骤操作步骤 课题四组装与测试时序逻辑电路集成计数器74LS390内部包含两个独立的计数器，具有异步清零、二五十进制计数功能，可以分别输出8421BCD码和5421BCD码。将两个计数器串行异步连接，还可以扩展为百进制计数器，应用十分方便。任务引入任务引入 任务七任务七 组装与测试集成二五十进制计数器组装与测试集成二五十进制计数器课题四组装与测试时序逻辑电

25、路1.74LS390逻辑符号及管脚排列逻辑符号及管脚排列二-五-十进制计数器74LS390相关知识相关知识课题四组装与测试时序逻辑电路2.二进制计数二进制计数 二进制计数器以U1A计数器为例，如果计数脉冲从端输入，计数信号从1Q0端输出，则为二进制计数。课题四组装与测试时序逻辑电路3.五进制计数器五进制计数器五进制计数器课题四组装与测试时序逻辑电路4.十进制计数器十进制计数器8421BCD码输出码输出 十进制8421BCD码输出课题四组装与测试时序逻辑电路5.十进制计数器十进制计数器5421BCD码输出码输出 十进制5421BCD码输出课题四组装与测试时序逻辑电路6.百进制计数百进制计数课题四

26、组装与测试时序逻辑电路一、集成计数器一、集成计数器74SL390二进制计数功能测试二进制计数功能测试任务实施任务实施操作步骤操作步骤 课题四组装与测试时序逻辑电路二、集成计数器二、集成计数器74SL390五进制计数功能测试五进制计数功能测试操作步骤操作步骤 课题四组装与测试时序逻辑电路三、集成计数器三、集成计数器74SL390十进制计数功能测试十进制计数功能测试操作步骤操作步骤 课题四组装与测试时序逻辑电路四、集成计数器四、集成计数器74SL390百进制计数功能测试百进制计数功能测试操作步骤操作步骤 课题四组装与测试时序逻辑电路任务八任务八 组装与测试数据寄存器组装与测试数据寄存器寄存器是用来

27、存放数据的电路，通常由具有存储功能的多位触发器构成。一个触发器可以储存一位二进制数据，所以用n个触发器就可以组合一个能储存n位二进制数据的寄存器。按照存取数据方式的不同，寄存器可分为数据寄存器数据寄存器和移位寄存器移位寄存器两大类。任务引入任务引入 课题四组装与测试时序逻辑电路通常，数据寄存器应具有以下4种基本功能：（1）预置。预置。即在接收数据前对整个寄存器的状态置0（复位清零）。（2）接收数据。接收数据。在时钟脉冲信号的作用下，将外部输入数据接收到寄存器中。（3）保存数据。保存数据。寄存器接收数据后，只要不出现置0或接收新的数据，寄存器应保持数据不变。（4）输出数据。）输出数据。在输出信号

28、的作用下，寄存器中的数据通过输出端输出。课题四组装与测试时序逻辑电路一、一、数据寄存器数据寄存器工作原理如下：1.置置02.接收数据接收数据3.保存数据保存数据4.输出数据输出数据由于寄存器能同时输入、输出4位数据，故称为4位并行输入、并行输出的同步数据寄存器。相关知识相关知识4位并行数据寄存器课题四组装与测试时序逻辑电路二、集成数据寄存器二、集成数据寄存器74LS174集成6D数据寄存器74LS174课题四组装与测试时序逻辑电路课题四组装与测试时序逻辑电路三、集成双向移位寄存器三、集成双向移位寄存器74LS194 集成双向移位寄存器74LS1941.逻辑管脚逻辑管脚课题四组装与测试时序逻辑电

29、路2.逻辑功能逻辑功能课题四组装与测试时序逻辑电路一、一、74LS174数据寄存器的逻辑功能测试数据寄存器的逻辑功能测试任务实施任务实施 操作步骤操作步骤参考图4-42连接数据寄存器测试电路。（1）关闭稳压电源开关，将集成电路块74LS174插入面包板。（2）将+5V电压接到IC的管脚16，将电源负极接到IC的管脚8。（3）用插接线将寄存器的输出端Q5Q0连接电阻与LED串联电路。（4）接通稳压电源开关，开始测试。课题四组装与测试时序逻辑电路（5）低电平清零后将异步清零端接高电平。（6）用插接线将寄存器的数据输入端D5D0接入不同的高、低电平。（7）手动发出一个脉冲信号，在脉冲信号的上升沿时刻

30、，寄存器输出状态等于其输入状态。（8）重复操作第（6）、（7）项。课题四组装与测试时序逻辑电路*任务九任务九 仿真测试时序逻辑电路仿真测试时序逻辑电路一、一、74LS192十进制加法计数功能仿真测试十进制加法计数功能仿真测试任务实施任务实施课题四组装与测试时序逻辑电路操作步骤操作步骤 课题四组装与测试时序逻辑电路二、二、74LS192组成百进制加法器仿真测试组成百进制加法器仿真测试课题四组装与测试时序逻辑电路操作步骤操作步骤 课题四组装与测试时序逻辑电路三、三、74LS194移位寄存器的逻辑功能仿真测试移位寄存器的逻辑功能仿真测试课题四组装与测试时序逻辑电路操作步骤操作步骤 课题四组装与测试时序逻辑电路