数字电子技术-6.pptx

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1、数字电子技术数字电子技术本章内容1随机存取存储器3高速缓冲存储器2只读存储器第第6章章 半导体存储器半导体存储器 逻辑门电路中，用逻辑1和0来分别表示电路中高、低电平的逻辑赋值方式，称为正逻辑；反之，用逻辑1表示低电平，用逻辑0表示高电平的逻辑赋值方式，称为反逻辑。目前，数字系统大都采用正逻辑工作，本课程也采用正逻辑。2.1 概概 述述 获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态，分别获得电路中的高、低电平。在数字集成电路的发展过程中，同时存在着两种类型器件的发展。一种是由三极管组成的双极型集成电路，如晶体管晶体管逻辑电路（简称TTL电路）及射极耦合逻辑电

2、路（简称ECL电路）。另一种是由MOS管组成的单极型集成电路，如NMOS逻辑电路和互补MOS（简称CMOS）逻辑电路。6.1 随机存取存随机存取存储器器RAM的的输入入/输出控制出控制电路路RAM的基本的基本结构构 RAM的工作的工作时序序 如图6-1所示为RAM的内部结构图，由存储矩阵、地址译码器、读/写控制器、输入/输出控制、片选控制等部分组成。6.1.1 RAM的基本结构的基本结构图6-1 RAM的内部结构图1存存储矩矩阵 如图6-2所示为 位存储矩阵和地址译码器。图6-2 位RAM的存储矩阵 其中，该 位存储矩阵属多字1位结构，1 024个字排列成 的矩阵，中间的每一个小方块代表一个存

3、储单元。为了存取方便，给它们编上号，行编号 ，列编号 ，这样每个存储单元都有了固定的编号，称为地址。2地址地址译码器器 址译码器的作用是将寄存器地址所对应的二进制数译成有效的行选信号和列选信号，从而选中该存储单元。存储器中的地址译码器常用双译码结构（参见图6-2），行地址译码器用532译码器，地址线（译码器的输入）为 ，输出为 ；列地址译码器也用532译码器，地址线（译码器的输入）为 ，输出 ，这样共有10条地址线。访问RAM时，对选中的寄存器进行读操作还是写操作，还需要通过读/写控制线实施控制。如果是读，则被选中单元存储的数据经数据线、输入/输出线传送给CPU；如果是写，则CPU将数据经过输

4、入/输出线、数据线存入被选中单元。RAM的读/写控制通常由控制线的高低电平来实现，高电平为读，低电平为写；也有的RAM读/写控制线是分开的，一根为读，另一根为写。3读/写控制写控制 RAM通过输入/输出端与计算机的中央处理单元（CPU）完成数据交换，读出时它是输出端，写入时它是输入端，即一线二用，因此需要读/写控制线实施控制。输入/输出端数据线的条数与一个地址中所对应的寄存器位数相同，例如，在 位的RAM中，每个地址中只有1个存储单元（1位寄存器），因此只有1条输入/输出线；而在 位的RAM中，每个地址中有4个存储单元（4位寄存器），所以有4条输入/输出线。4输入入/输出控制出控制 CPU访问

5、存储器时，一次只能访问RAM中的某一片（或几片），即存储器中只有一片（或几片）RAM中的一个地址接受CPU访问，与其交换信息，而其他片RAM与CPU不发生联系，片选就是用来实现这种控制的。通常一片RAM有一根或几根片选线，当某一片的片选线接入有效电平时，该片被选中，地址译码器的输出信号控制该片某个地址的寄存器与CPU接通；当片选线接入无效电平时，则该片与CPU之间处于断开状态。5片片选控制控制6.1.2 RAM的的输入入/输出出控制控制电路路如图6-3所示为一个简单的输入/输出控制电路。图6-3 输入/输出控制电路（1）当选片信号 时，G5，G4 输出为0，三态门 G0，G1，G3 均处于高阻

6、状态，输入/输出（）端与存储器内部完全隔离，存储器禁止读/写操作，即不工作。（2）当 时，芯片被选通。当 时，G5 输出高电平，G3 被打开，于是被选中的单元所存储的数据出现在 端，存储器执行读操作。当 时，G4输出高电平，G1，G2 被打开，此时加在 端的数据以互补的形式出现在内部数据线上，并被存入到所选中的存储单元，存储器执行写操作。6.1.3 RAM的工作的工作时序序如图6-4所示为RAM操作时序图。1读操作操作时序分析序分析图6-4 RAM读操作时序图（1）欲读出单元的地址加到存储器的地址输入端ADD。（2）加入有效的选片信号CS。（3）在 线上加高电平，经过一段延时后，所选择单元的内

7、容出现在 端。（4）让选片信号CS无效，端呈高阻态，本次读出过程结束。由图6-4可知，读操作过程主要包括以下几点。如图6-5所示为RAM写操作过程的时序关系。2读操作操作时序分析序分析图6-5 RAM写操作时序图由图6-5可知，读操作过程主要包括以下几点。（1）将欲写入单元的地址加到存储器的地址输入端ADD。（2）在选片信号CS端加上有效电平，使RAM选通。（3）将待写入的数据加到数据输入端。（4）在 线上加入低电平，进入写工作状态。（5）使选片信号无效，数据输入线回到高阻状态。6.1.4 RAM的存的存储单元元 如图6-6所示为六管NMOS静态存储单元的电路结构。1六管六管NMOS静静态存存

8、储单元元图6-6 六管NMOS静态存储单元的电路结构六管NMOS静态存储单元主要由6只NMOS管（T1T6）组成。（1）T1 与T2 构成一个反相器，T3与 T4构成另一个反相器，两个反相器的输入与输出交叉连接，构成基本触发器，作为数据存储单元。其中，T1 导通、T3截止，存储单元为0状态；T1截止、T3导通，存储单元为1状态。（2）T5和 T6是门控管，由 Xi线控制其导通或截止，用来控制触发器输出端与位线之间的连接状态。（3）T7和 T8也是门控管，由 Yi线控制其导通或截止，用来控制位线与数据线之间连接状态的，工作情况与T5，T6 类似。但并不是每个存储单元都需要这两只管子，而是一列存储

9、单元用两只。如图6-7所示为双极型晶体管存储单元的电路结构。2双极型晶体管存双极型晶体管存储单元元图6-7 双极型晶体管存储单元的电路结构 双极型晶体管存储单元采用两只多发射极三极管和两只电阻构成一个触发器，同时将一对发射极接在同一条字线X上，将另一对发射极分别接在位线B 和 上。（1）在维持状态，字线电位约为0.3 V，低于位线电位（约1.1 V），因此存储单元中导通管的电流由字线流出，而与位线连接的两个发射结处于反偏状态，相当于位线与存储器断开。处于维持状态的存储单元可以是 T1导通、T2 截止（称为0状态），也可以是 T1截止、T2 导通（称为1状态）。（2）当单元被选中时，字线电位被提

10、高到2.2 V左右，位线的电位低于字线，于是导通管的电流转而从位线流出。如果要读出，只要检测其中一条位线有无电流即可。例如，可以检测位线 ，若存储单元为1状态，则T2导通，电流由 线流出，经读出放大器转换为电压信号，输出为1；若存储单元为0状态，则 T2截止，线中无电流，读出放大器无输入信号，输出为0。如果要写入，只要在存储器输入端接入写入信号即可。若要写入1，则存储器输入端的1信号通过写入电路使 ，将位线 B切断（无电流），迫使 T1截止、T2 导通，T2的电流由位线 流出。当字线恢复到低电平后，T2电流再转向字线，而存储单元状态不变，这样就完成了写1；若要写0，则令 ，使位线 切断，迫使T

11、2 截止、T1 导通。（4）在位线保持为高电平期间，当进行读操作时，X 线变为高电平，T3和 T4 导通。若存储单元原来为0态，即 T1导通、T2 截止，G2 点为低电平，G1 点为高电平，此时CB 通过导通的 T3和T1 放电，使位线B 变为低电平，而由于 T2截止，虽然此时T4 导通，位线 仍保持为高电平，这样就把存储单元的状态读到位线 B 和 上。如果此时 Y线亦为高电平，则 和 的信号将通过数据线被送至RAM的输出端。（5）在 T3和 T4 导通期间，如果位线没有事先进行预充电，那么位线 的高电平只能靠 C1通过 T4对 充电建立，这样 C1上将要损失掉一部分电荷。由于位线上连接的元件

12、较多，甚至比 C1还要大，这就有可能在读一次后便破坏了G1 的高电平，使存储的信息丢失。采用了预充电电路后，由于位线 的电位比G1 的电位还要高一些，所以在读出时，C1 上的电荷不但不会损失，反而还会通过T4 对 C1再充电，使C1 上的电荷得到补充，即进行一次刷新。（6）当进行写操作时，RAM的数据输入端通过数据线、位线控制存储单元改变状态，把信息存入其中。如图6-9所示为8片1 024（1 K）1 位RAM组成的1 024 8位RAM系统。6.1.5 RAM的容量的容量扩展展1位位扩展展图6-9 1 024（1 K）1位RAM扩展成 1 024 8位RAM 如图6-10所示为8片1 K8

13、位RAM组成的8 K8 位RAM系统。2字字扩展展图6-10 1 K8 位RAM扩展成8 K8 位RAM如图6-11所示为 2 K8位静态RAM 6116的引脚排列图。6.1.6 RAM的芯片的芯片简介介1芯片引脚排列芯片引脚排列图图6-11 静态RAM 6116引脚排列图如表6-1所示为静态RAM 6116的工作方式与控制信号之间的关系表。2芯片工作方式与控制信号之芯片工作方式与控制信号之间的关系的关系表6-1 静态RAM 6116工作方式与控制信号之间的关系6.2 只只读存存储器器（ROM）ROM的的结构构及工作原理及工作原理ROM的分的分类 ROM的的应用用 固定ROM也称掩膜ROM，这

14、种ROM在制造时，厂家利用利用掩膜技术直接把数据写入存储器中，ROM制成后，其存储的数据也就固定不变了，用户对这类芯片无法进行任何修改。6.2.1 ROM的分的分类1固定固定ROM2一次性可一次性可编程程ROM（PROM）PROM在出厂时，存储内容全为1（或全为0），用户可根据自己的需要，利用编程器将某些单元改写为0（或1），PROM一旦进行了编程，就不能再修改了。3光可擦除可光可擦除可编程程ROM（EPROM）EPROM是采用浮栅技术生产的可编程存储器，它的存储单元多采用N沟道叠栅MOS管，信息的存储是通过MOS管浮栅上的电荷分布来决定的，编程过程就是一个电荷注入过程。当外部能源（如紫外线光

15、源）加到EPROM上时，EPROM内部的电荷分布才会被破坏，此时聚集在MOS管浮栅上的电荷在紫外线照射下形成光电流被泄漏掉，使电路恢复到初始状态，从而擦除了所有写入的信息，这样EPROM又可以写入新的信息。E2PROM也是采用浮栅技术生产的可编程ROM，但是构成其存储单元的是隧道MOS管，隧道MOS管也是利用浮栅是否存有电荷来存储二值数据的，不同的是隧道MOS管是用电擦除的，并且擦除的速度要快得多（一般为毫秒数量级）。4电可擦除可可擦除可编程程ROM（E2PROM）快闪存储器的存储单元也是采用浮栅型MOS管，存储器中数据的擦除和写入是分开进行的，数据写入方式与EPROM相同，需要输入一个较高的

16、电压，因此要为芯片提供两组电源。一个字的写入时间约为200 s，一般一只芯片可以擦除/写入100次以上。5快快闪存存储器（器（Flash Memory）如图6-12所示为ROM的内部结构图，由地址译码器和存储矩阵组成。6.2.2 ROM的的结构及构及工作原理工作原理1ROM的内部的内部结构构图6-12 ROM的内部结构图 1）电路组成）电路组成 如图6-13所示为二极管ROM电路，输入地址码是，输出数据是D3D2D1D0。2ROM的基本工作原理的基本工作原理图6-13 二极管ROM电路（a）二极管与门 （b）二极管或门图6-14 与门阵列和或门阵列输出 如图6-14所示为ROM电路的与门阵列和

17、或门阵列输出，与门阵列组成译码器，或门阵列构成存储阵列，其存储容量为 位。（1）与门阵列输出表达式为（2）或门阵列输出表达式为2）输出信号表达式）输出信号表达式如表6-2所示为ROM输出信号的真值表。3）ROM输出信号真值表输出信号真值表表6-2 ROM输出信号真值表4）功能说明）功能说明（1）从存储器的角度看，A1A0 是地址码，D3D2D1D0 是数据。由表6-2可知，在00地址中存放的数据是0101；01地址中存放的数据是1010；10地址中存放的是0111；11地址中存放的是1110。（2）从函数发生器的角度看，A1，A0 是两个输入变量，D3，D2，D1，D0 是4个输出函数。由表6

18、-2可知，当变量 A1A0 取值为00时，函数 D3=0，D2=1，D1=0，D0=0；当变量A1A0 取值为01时，函数 D3=1，D2=0，D1=1，D0=0。（3）从译码编码的角度看，与门阵列先对输入的二进制代码A1A0 进行译码，得到4个输出信号 W0，W1，W2，W3，再由或门阵列对 W0 W3的4个信号进行编码。6.2.3 ROM的的应用用1实现函数运算表函数运算表电路路解：例例6.2.1 设 x为015的正整数，试用ROM构成能实现函数 的运算表电路。（1）自变量 x的取值范围为015的正整数，对应的4位二进制正整数，用 表示。根据 的运算关系，可求出 的最大值是 ，可以用8位二

19、进制数 表示，其对应的十进制数用 YD表示。（2）如表6-3所示，列出函数Y的真值表。表6-3 例6.2.1中Y的真值表（3）写出函数的标准与或表达式为（4）画出ROM存储矩阵节点连接图，如图6-15所示。为作图方便，可将ROM矩阵中的二极管用节点表示。图6-15 例6.2.1 ROM存储矩阵连接图 如图6-16所示，当我们把ROM存储矩阵作为一个逻辑部件应用时，可用方框图的形式来表示。图6-16 例6.2.1 ROM的方框图表示方法2实现任意任意组合合逻辑函数函数例例6.2.2 试用ROM实现下列组合逻辑函数组解：（1）写出各函数的标准与或表达式，按A，B，C，D顺序排列变量，将Y1，Y2

20、扩成为四变量逻辑函数。（2）如图6-17所示，选用 位ROM，画存储矩阵连线图。图6-17 例6.2.2 ROM存储矩阵连线图Cache的的结构构和工作和工作原理原理6.3 高速高速缓冲存冲存储器器（Cache）地址映地址映象与象与转换6.3.1 Cache的的结构和工构和工作原理作原理如图6-18所示为Cache的结构和工作原理图。图6-18 Cache的结构和工作原理图（1）Cache存储体：存放由主存调入的指令与数据块。（2）地址转换部件：建立目录表以实现主存地址到缓存地址的转换。（3）替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件。6.3.2 地址映象与地址映象与转

21、换1全相全相联方式方式地址映象规则：主存的任意一块可以映象到Cache中的任意一块。（1）主存与缓存分成相同大小的数据块。（2）主存的某一数据块可以装入缓存的任意一块空间中。如图6-19所示为Cache的全相联映像，如果Cache的块数为Cb，主存的块数为Mb，则映象关系共有 种。图6-19 Cache的全相联映像方式如图6-20所示为全相联地址转换图。图6-20 全相联地址转换图例例6.3.1 某处理器的主存容量为1 MB，Cache的容量为32 KB，每块的大小为16个字，试画出主、缓存的地址格式、目录表格式，并计算每块的容量。解：如图6-21所示画划出主、缓存的地址格式、目录表格式。图6

22、-21 例6.2.3的地址格式、目录表格式2直接相直接相联方式方式（1）主存与缓存分成相同大小的数据块。（2）主存容量应是缓存容量的整数倍，将主存空间按缓存的容量分成区，主存中每一区的块数与缓存的总块数相等。（3）主存中某区的一块存入缓存时只能存入缓存中块号相同的位置。地址映象规则：主存储器中一块只能映象到Cache的一个特定的块中。如图6-22所示为Cache的直接相联映像。图6-22 Cache的直接相联映像方式如图6-23所示为直接相联地址转换图。图6-23 直接相联地址转换图 地址变换过程：用主存地址中的块号B去访问目录存储器，把读出来的区号与主存地址中的区号E进行比较，比较结果相等，

23、有效位为1，则Cache命中，可以直接用块号及块内地址组成的缓冲地址到缓存中取数；比较结果不相等，有效位为1，可以进行替换，如果有效位为0，可以直接调入所需块。（1）主存和Cache按同样大小划分成块。（2）主存和Cache按同样大小划分成组。（3）主存容量是缓存容量的整数倍，将主存空间按缓冲区的大小分成区，主存中每一区的组数与缓存的组数相同。（4）当主存的数据调入缓存时，主存与缓存的组号应相等，也就是各区中的某一块只能存入缓存的同组号的空间内，但组内各块地址之间则可以任意存放，即从主存的组到Cache的组之间采用直接映象方式；在两个对应的组内部采用全相联映象方式。3组相相联方式方式组相联的映象规则主要包括以下几点。Thank You!