EDA选择题题库(65题)_附答案.pdf

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1、1/7EDA选择题题库教师组卷、学生备考用1、在 EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）。A.仿真器B.综合器C.适配器D.下载器2、在执行 Quartus 的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。A.Create default symbol B.Simulator C.Compiler D.Timing Analyzer 3、在 Verilog HDL 中，用语句（D ）表示 clock 的下降沿。A.posedge clock B.negedge clock C.clock=1 b0 D.clock=1 b1 4、QuartusII中编译 Ve

2、rilog源程序时要求（C ）。A.文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定5、Verilog语言对大小写是（D ）。A.敏感的B.只能用小写 C.只能用大写D.不敏感6、在 Verilog语言中，标识符描述正确的是（A ）。A.必须以英文字母或下划线开头 B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7、符合 Verilog标准的标识符是（A ）。A.A_2 B.A+2 C.2A D.22 8、符合 Verilog标准的标识符是（A ）。A.a_2_3 B.a*2 C.2_2_a D.2a 9、不符合 Verilog标准的标识符是 C 。A.a

3、_1_in B.a_in_2 C.2_a D.asd_1 10、下面数据中属于实数的是（A ）。A.4.2 B.3 C.1 b1 D.5 b11011 11、下面数据中属于位矢量的是（D ）。A.4.2 B.3 C.1b1 D.5 b11011 12、运算符优先级的说法正确的是（A ）。A.NOT的优先级最高B.AND和 NOT 属于同一个优先级C.NOT的优先级最低D.前面的说法都是错误的13、运算符优先级的说法正确的是（D ）。A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级2/714、如果 a=1,b=0，则逻辑表达式（a&b）|（b&a）的值是（B ）。

4、A.0 B.1 C.2 D.不确定15、正确给变量 X赋值的语句是（A ）。A.XA+B;D.前面的都不正确16、EDA 的中文含义是（A ）。A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造17、可编程逻辑器件的英文简称是（D ）。A.FPGA B.PLA C.PAL D.PLD 18、现场可编程门阵列的英文简称是（A ）。A.FPGA B.PLA C.PAL D.PLD 19、基于下面技术的 PLD器件中允许编程次数最多的是（C ）。A.FLASH B.EEROM C.SRAM D.PROM 20、在 EDA中，ISP 的中文含义是（B ）。A.网络供应商B.在系统

5、编程C.没有特定意义D.使用编程器烧写 PLD芯片21、在 EDA中，IP 的中文含义是（D ）。A.网络供应商B.在系统编程 C.没有特定意义D.知识产权核22、EPF10K20TC144-4 具有多少个管脚（A ）。A.144 个B.84 个 C.15 个D.不确定23、如果 a=1,b=1，则逻辑表达式（a b）|（b&a）的值是（A ）。A.0 B.1 C.2 D.不确定24、Verilog文本编辑中编译时出现如下的报错信息Error:syntax error:signal declaration must have；，but found begin instead.其错误原因是（A

6、）。A.信号声明缺少分号。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。25、QuartusII是哪个公司的软件(A )。A.ALTERA B.ATMEL C.LATTICE D.XILINX 26、下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的(C )。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；3/7B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。27、下列那个流程是正确的基于EDA

7、软件的 FPGA/CPLD 设计流程(A )。A.原理图/HDL文本输入功能仿真综合适配编程下载硬件测试B.原理图/HDL文本输入适配综合功能仿真编程下载硬件测试；C.原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D.原理图/HDL文本输入功能仿真适配编程下载综合硬件测试28、在EDA 工具中，能将 HDL 转换为硬件电路的重要工具软件称为(D )。A.仿真器B.综合器C.适配器D.下载器29、下面哪一个可以用作verilog中的合法的实体名(D )。A.OR B.VARIABLE C.SIGNAL D.OUT1 30、在 Verilog中，语句”for(i=0;i=7;i=i+1)

8、”定义循环次数为(A )次。A.8 B.7 C.0 D.1 31、执行 Quartus II的(C )命令，可以对设计的电路进行仿真。A.Creat Default Symbol B.Compiler C.Simulator D.Programmer 32、下面哪一个是 Quartus II中的波形编辑文件的后缀名(B )。A.gdf B.vwf C.sys D.tdf 33、在 Quartus II集成环境下为图形文件产生一个元件符号的主要作用是(D )。A.综合B.编译C.仿真D.被高层次电路设计调用34、在 Quartus II 工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、

9、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为(B )。A.编辑B.编译C.综合D.编程35、综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，(D )是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD 的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。4/7D.综合是纯软件的转换过程，与器件硬件结构无关；36、关于 Verlog

10、 中的数字，请找出以下数字中数值最小的一个：()A.8 b11001100 B.8 hCD C.8d205 D.8 o315 37、下列标识符中，(B )是不合法的标识符。A.State0 B.9moon C.Not_Ack_0 D.signal 38、执行 Quartus II的(A )命令，可以为设计电路建立一个元件符号。A create symbol file B.simulator C.compiler D.timing analyzer 39、请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于（C ）。A.ROM B.CPLD C.FPGA D.G

11、AL 40、基于 EDA软件的 FPGA/CPLD 设计流程为：原理图/HDL文本输入（A）综合适配（B ）编程下载硬件测试。A.功能仿真B.时序仿真C.逻辑综合D.配置41、IP 核在 EDA 技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为(A )。A.软 IP B.固 IP C.硬 IP D.全对42、综合是 EDA设计流程的关键步骤，在下面对综合的描述中，(D )是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD 的基本结构相映射的

12、网表文件。C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。43、大规模可编程器件主要有FPGA、CPLD 两类，其中 CPLD 通过(A )实现其逻辑功能。A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲44、大规模可编程器件主要有FPGA、CPLD 两类，其中 FPGA 通过(B )实现其逻辑功能。A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲45、电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），

13、以及提高运行速度（即速度优化）；下列方法中(A )不属于面积优化。5/7A.流水线设计B.资源共享C.逻辑优化D.串行化46、always 语句电平敏感信号触发情况下，不完整的IF 语句，其综合结果可实现(A )。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路47、状态机编码方式中，其中(A )占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A.一位热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码48、大规模可编程器件主要有FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是(C)A.CPLD即是现场可编程逻辑器

14、件的英文简称；B.CPLD是基于查找表结构的可编程逻辑器件；C.早期的 CPLD 是从 GAL的结构扩展而来；D.在 Altera公司生产的器件中，FLEX10K 系列属 CPLD 结构；49、基于 EDA软件的 FPGA/CPLD设计流程为：原理图/HDL文本输入_综合适配 _ 编程下载硬件测试。功能仿真时序仿真逻辑综合配置 引脚锁定。(D )A.；B.;C.;D.。50、大规模可编程器件主要有FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是:(C)A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于 SRAM 的 FPG

15、A 器件，在每次上电后必须进行一次配置；D.在 Altera公司生产的器件中，MAX7000 系列属 FPGA 结构。6/751、如果线网类型变量说明后未赋值，起缺省值是（D ）A.x B.1 C.0 D.z 52、现网中的值被解释为无符号数。在连续赋值语句中，assign addr3:0=-3;则 addr 被赋予的值是（A ）A.4 b1101 B.4 b0011 C.4 bxx11 D.4 bzz11 53、reg7:0 mema255:0正确的赋值是（A ）A.mema5=3 d0,B.8 d0;C.1 b1;D.mema53:0=4 d1 54、“a=4b1100,b=4bx110”

16、选出正确的运算结果（B ）A.a&b=0 B.a&b=1 C.b&a=x D.b&a=x 55、时间尺度定义为 timescale 10ns/100ps，选择正确答案（C ）A.时间精度 10ns B.时间单位 100ps C.时间精度 100ps D.时间精度不确定56、若 a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）A.current value=1001,a=09 B.current value=1001,a=9 C.1001,9 D.current value=00001001,a=9 57、在 Verilog中定义了宏名

17、 define sum a+b+c 下面宏名引用正确的是（C ）A.out=sum+d;B.out=sum+d;C.out=sum+d;D.都正确58、下面哪个是可以用verilog语言进行描述，而不能用 VHDL 语言进行描述的级别？（A）A.开关级B.门电路级C.体系结构级D.寄存器传输级59、在 verilog中，下列语句哪个不是分支语句？（D ）A.if-else B.case C.casez D.repeat 60、Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（B ）A.supply B.strong C.pull D.weak 61、已知“a=1b1;b=3

18、b001;”那么 a,b（C）A.4b0011 B.3b001 C.4b1001 D.3b101 62、在 verilog语言中，a=4b1011，那么&a=（D ）A 4b1011 B.4b1111 C.1b1 D.1b0 63、在 verilog语言中，a=4b1011，那么|a=（C ）A 4b1011 B.4b1111 C.1b1 D.1b0 64、在 verilog语言中，a=4b1011，那么 a=（C ）A 4b1011 B.4b1111 C.1b1 D.1b0 7/765、子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化方法（B）流水线设计资源共享逻辑优化串行化寄存器配平关键路径法ABCD