cache性能分析及优化实验报.pdf

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1、1 实 验 报 告实验名称：计算机原理cache性能分析及优化实验学员：张英杰学号：201008040092 培养类型：4+1军人年级：任职培训队专业：计算机科学与技术所属学院：计算机学院指导教员：唐玉华职称：研究员实 验 室：校计算机中心四号院机房实验日期：2010.12.1 2010.12.19国防科学技术大学训练部制2 实验报告填写说明1学员完成人才培养方案和课程标准要所要求的每个实验后，均须提交实验报告。2实验报告封面必须打印，报告内容可以手写或打印。3实验报告内容编排及打印应符合以下要求：（1）采用 A4（21cm 29.7cm）白色复印纸，单面黑字打印。上下左右各侧的页边距均为 3

2、cm；缺省文档网格：字号为小4 号，中文为宋体，英文和阿拉伯数字为 Times New Roman，每页 30 行，每行 36 字；页脚距边界为 2.5cm，页码置于页脚、居中，采用小 5 号阿拉伯数字从 1 开始连续编排，封面不编页码。（2）报告正文最多可设四级标题，字体均为黑体，第一级标题字号为 4号，其余各级标题为小 4 号；标题序号第一级用“一、”、“二、”,，第二级用“（一）”、“（二）”,，第三级用“1.”、“2.”,，第四级用“（1）”、“（2）”,，分别按序连续编排。（3）正文插图、表格中的文字字号均为5 号。3 一实验概述（一）实验目的1.掌握 Cache的基本概念、基本组织

3、结构2.掌握影响 Cache性能的三个指标3.了解相联度对 Cache的影响4.了解块大小对 Cache的影响5.了解替换算法对 Cache的影响6.了解 Cache失效的分类及组成情况7.了解一些基本的 Cache性能优化方法(选做)（二）实验步骤1.运行模拟器 SimpleScalar 2.在基本配置情况下运行矩阵乘计算程序统计Cache失效次数，并统计三种不同类型的失效3.改变 Cache容量，统计各种失效的次数，并进行分析4.改变 Cache的相联度，统计各种失效的次数，并进行分析5.改变 Cache块大小，统计各种失效的次数，并进行分析6.改变 Cache的替换策略，统计各种失效次数

4、，并分析7.对给出的矩阵乘计算程序进行适当改写以优化cache 性能。(选做)（三）实验平台Vmware 虚拟机，redhat 9.0 linux 操作系统，SimpleScalar 模拟器。（四）实验课时3 课时（五）参考资料计算机体系结构教材、SimpleScalar 模拟器使用指南等二背景知识（一）Cache 基本知识(1)可以从三个方面改进 Cache的性能：降低失效率、减少失效开销、减少 Cache命中时间；(2)按照产生失效的原因不同，可以把Cache失效分为三类：1)强制性失效（Compulsory miss）4 当第一次访问一个块时，该块不在 Cache中，需从下一级存储器中调

5、入Cache，这就是强制性失效。这种失效也称为冷启动失效或首次访问失效。2)容量失效（Capacity miss）如果程序执行时所需的块不能全部调入Cache中，则当某些块被替换后，若又重新被访问，就会发生失效。这种失效称为容量失效。3)冲突失效（Conflict miss）在组相联或直接映象 Cache中，若太多的块映象到同一组（块）中，则会出现该组中某个块被别的块替换（即使别的组或块有空闲位置），然后又被重新访问的情况。这就是发生了冲突失效。这种失效也称为碰撞失效（collision）或干扰失效（interference）。(3)降低 Cache失效率的方法：增加 Cache块大小、提高相

6、联度、Victim Cache、伪相联 Cache、硬件预取技术、由编译器控制的预取和编译器优化。(4)替换算法1)先进先出法(FIFO)2)随机法：为了均匀使用一组中的各块，这种方法随机地选择被替换的块。3)最近最少使用法 LRU（Least Recently Used）：选择近期最少被访问的块作为被替换的块。但由于实现比较困难，现在实际上实现的LRU 都只是选择最久没有被访问过的块作为被替换的块。（二）SimpleScalar 简介及使用SimpleScalar 是上世纪由威斯康辛大学发布的一款开源模拟器，具备良好的可移植性和可扩展性。SimpleScalar 在学术界具有十分重要的影响力

7、，根据其官方网站统计，2000-2002 年体系结构顶级会议中有一半以上的研究者采用该模拟器来评估他们的研究成果。作为一款时钟精确的模拟器，SimpleScalar 采用执行驱动方式模拟，包含功能模拟和性能模拟。SimpleScalar 的指令集架构采用 C 语言宏声明，目前 3.0 版本主要支持 PISA 指令集和 Alpha 指令集。根据模拟的目的不同，SimpleScalar 包含多个模拟器实体，从最简单的Sim-fast 到最为复杂的 Sim-outorder，可分别用于功能模拟、Cache 配置策略、流水线、前瞻预测等体系结构问题的全面研究。同时，随着 SimpleScalar 一起

8、发布的还有一系列工具链(交叉编译器，汇编器，流水线跟踪器等)，他们与 SimpleScalar 的交互过程如图 4.1 所示。Fortran 代码需要先由 F2C 工5 具转换为标准 C 代码，交叉编译器则将标准C 代码编译为模拟器后端指令集下的二进制代码，交由模拟器执行模拟，通过这些交互最终实现一个完整的模拟平台。F2CGCCGASGLDSimulatorBin Utilslibf77.alibf2c.alibc.aFortran codeC codeAsssembly codeObject files模拟执行图 1 SimpleScalar 模拟流程1.编写测试程序#include int

9、 main()printf(Hello world!n);return 0;2.编译程序sslittle-na-sstrix-gcc hello.c 含义：用 simplescalar的编译器对 hello.c 进行编译，以生成能够在模拟器中运行的可执行文件，此条命令将hello.c 编译成 a.out.这种可执行文件并不是通常意义下的可执行文件，它的可执行性是相对于模拟器程序而已的。（在这里我们猜测生成的可执行文件默认为 a.out，a.out是默认生成的。3.模拟运行sim-safe a.out 含义：用 sim-safe对 a.out进行模拟运行。Sim-safe是 simplescal

10、ar中的一个模拟器，它会在指令的执行时检查指令的齐整性，检查访存指令的合法性等一些安全6 性检查。SimpleScalar 包含多个模拟器，复杂度由最简单的Sim-safe 到最复杂的Sim-outordor,下面简要介绍这些模拟器。（1）Sim-fast Sim-fast 是执行速度最快，最不关心模拟过程细节信息的子模拟器程序。它采用顺序执行指令的方式，没有指令并行；不支持cache的使用，也不进行指令正确性检查，由程序员保证每条指令的正确性；不支持模拟器本身内嵌的Dlite！调试器（类似于 gdb 调试器）。为了模拟器的速度优化，在缺省情况下，sim-fast模拟器不进行时间统计，不对指令

11、的有关信息（如指令总数及访存指令数目）进行统计。当然，可以修改模拟器源程序，通过改变其设置，使模拟器更加符合设计人员的需求。（2）Sim-safe 在工具集中，是最简单的最友好的模拟器，检查所有的指令错误，不讲究速度。（3）Sim-bpred 实现一个分支预测分析器。（4）Sim-cache 这个工具实现 cache模拟功能，为用户择的cache和快表设置生成 cache统计，其中可能包含两级指令和数据cache，还有一级指令和数据快表，不会生成时间信息。（5）Sim-eio 这个模拟器支持生成外部事件跟踪（EIO traces）和断点文件。外部事件跟踪俘获程序的执行，并且允许被打包到一个单独

12、的文件，以备以后的再次执行。这个模拟器也提供在外部事件跟踪执行中在任意一点做断点。断点文件可被用于在程序运行中启动 simplescalar 模拟器。（6）Sim-outorder 最完整的工具。支持依序和乱序执行，branch predictor，memory hierarchy，function unit 个数等参数设定。这个模拟器追踪潜在的所有流水（pipeline）操作。（7）Sim-profile 也叫 functional simulation，但提供较完整的模拟参数，可依照使用者之设定，决定所要模拟之项目，如instruction classes and addresses、te

13、xt symbols、memory accesses、branches and data segment symbols以方便使用者整 理收集数据材料。7 三实验内容（一）SimpleScalar 基本运行模拟开启虚拟机软件 Vmware，点击菜单“Flie-Open”，打开目录”下的 Red Hat虚拟机。该虚拟机的用户名和密码如下：用户名为:root 密码:123456 其中，SimpleScalar模拟器安装在目录/root/SimpleScalar下，test目录为矩阵乘测试程序所在目录点击右键-新建终端，进入目录/root/SimpleScalar/test/目录，命令为：rootl

14、ocalhost root#cd/root/simplescalar/test/1.编译测试程序该目录下有一个1.c 文件，该文件为矩阵乘测试程序文件，首先需要使用SimpleScalar的交叉编译器将该文件便以为SimpleScalar模拟器上可以执行的二进制文件，编译命令为：rootlocalhost test#sslittle-na-sstrix-gcc 1.c 此时该目录下会多出来一个a.out文件，该文件即为 SimpleScalar上可执行二进制文件。2模拟执行我们采用 SimpleScalar的 sim-cache模拟器对刚才编译出来的可执行文件进行模拟执行，最简单的执行命令为：

15、rootlocalhost test#sim-cache a.out 如果执行成功，会出现如下图所示的界面：8 此时输入三个矩阵 A,B,C 的大小 M、N、K，得到模拟执行结果，如下图所示：9 3Cache配置在上述的执行中，没有对Cache的结构进行配置，使用了默认的Cache配置。在我们的实验中，需要对Cache 参数进行详细配置。一般来说，Cache的结构参数主要包括以下几个方面：容量、块大小、相联度、替换算法等。在 SimpleScalar模拟器中，采用了两级Cache结构，同时数据和指令Cache分开。SimpleScalar的 Cache参数配置命令为：:其中：Cache 的名称

16、，其中:dl1：一级数据 Cache dl2：二级数据 Cache il1：一级指令 Cache il2：二级指令 Cache dtlb：数据TLB itlb：指令 TLB ：组的数目：块大小-：相联度-：替换策略此时，Cache 容量为：*替换策略主要有以下几种：l：LRU，最近最少使用f：FIFO，先进先出r：RANDOM，随机策略例如:-cache:dl1 dl1:1024:32:2:l 表示对一级数据 cache进行配置，1024表示有 1024组，Cache块大小为 32 个byte，每个组有 2 个 Cache块，即相联度为 2，替换策略为 LRU。在此配置下，一级数据 Cache

17、的容量为 1024*32*2=64K byte。例如对上述矩阵乘测试程序，使用该配置进行模拟执行的命令为：10 rootlocalhost test#sim-cache-cache:dl1 dl1:1024:32:2:l a.out（二）SimpleScalar 模拟统计信息详解采用上述命令执行后，得到如下所示的信息，其详解如下：rootlocalhost test#sim-cache-cache:dl1 dl1:1024:32:2:l a.out sim-cache:SimpleScalar/PISA Tool Set version 3.0 of August,2003.Copyright

18、(c)1994-2003 by Todd M.Austin,Ph.D.and SimpleScalar,LLC.All Rights Reserved.This version of SimpleScalar is licensed for academic non-commercial use.No portion of this work may be used by any commercial entity,or for any commercial purpose,without the prior written permission of SimpleScalar,LLC().s

19、im:command line:sim-cache-cache:dl1 dl1:1024:32:2:l a.out sim:simulation started Sun Nov 28 22:49:41 2010,options follow:sim-cache:This simulator implements a functional cache simulator.Cache statistics are generated for a user-selected cache and TLB configuration,which may include up to two levels

20、of instruction and data cache(with any levels unified),and one level of instruction and data TLBs.No timing information is generated.#-config#load configuration from a file#-dumpconfig#dump configuration to a file#-h false#print help message#-v false#verbose operation#-d false#enable debug message#-

21、i false#start in Dlite debugger-seed 1#random number generator seed(0 for timer seed)#-q false#initialize and terminate immediately#-chkpt#restore EIO trace execution from#-redir:sim#redirect simulator output to file(non-interactive only)#-redir:prog#redirect simulated program output to file-nice 0#

22、simulator scheduling priority-max:inst 0#maximum number of insts to execute-cache:dl1 dl1:1024:32:2:l#l1 data cache config,i.e.,|none-cache:dl2 ul2:1024:64:4:l#l2 data cache config,i.e.,|none-cache:il1 il1:256:32:1:l#l1 inst cache config,i.e.,|dl1|dl2|none-cache:il2 dl2#l2 instruction cache config,i

23、.e.,|dl2|none-tlb:itlb itlb:16:4096:4:l#instruction TLB config,i.e.,|none-tlb:dtlb dtlb:32:4096:4:l#data TLB config,i.e.,|none-flush false#flush caches on system calls-cache:icompress false#convert 64-bit inst addresses to 32-bit inst equivalents#-pcstat#profile stat(s)against text addrs(mult uses o

24、k)The cache config parameter has the following format:-name of the cache being defined -number of sets in the cache -block size of the cache -associativity of the cache -block replacement strategy,l-LRU,f-FIFO,r-random Examples:-cache:dl1 dl1:4096:32:1:l-dtlb dtlb:128:4096:32:r Cache levels can be u

25、nified by pointing a level of the instruction cache hierarchy at the data cache hiearchy using the dl1 and dl2 cache configuration arguments.Most sensible combinations are supported,e.g.,A unified l2 cache(il2 is pointed at dl2):-cache:il1 il1:128:64:1:l-cache:il2 dl2-cache:dl1 dl1:256:32:1:l-cache:

26、dl2 ul2:1024:64:2:l Or,a fully unified cache hierarchy(il1 pointed at dl1):-cache:il1 dl1-cache:dl1 ul1:256:32:1:l-cache:dl2 ul2:1024:64:2:l sim:*starting functional simulation w/caches*Please input the value of M,N,K(which must be int numbers):M=2 N=3 K=4 Matrix A:2*3 2 2 2 2 2 2 Matrix B:3*4 2 2 2

27、 2 2 2 2 2 执行模拟的命令版权声明等，不用关心sim-cache 的运行命令参数帮助说明，有兴趣可以Sim-cache的 cache参数配置帮助说明，建议了解。此处正式开始模拟模拟执行矩阵乘操作的输出11 2 2 2 2 Matrix C:3*4 12 12 12 12 12 12 12 12 sim:*simulation statistics*sim_num_insn 105663#total number of instructions executed 总模拟指令条数sim_num_refs 34213#total number of loads and stores exe

28、cuted 所有的访存指令条数sim_elapsed_time 200#total simulation time in seconds 总的模拟时钟周期数sim_inst_rate 528.3150#simulation speed(in insts/sec)模拟速度il1.accesses 105663#total number of accesses 一级指令cache的访问数目il1.hits 90939#total number of hits 一级指令cache的命中数目il1.misses 14724#total number of misses 一级指令cache的实效数目il

29、1.replacements 14468#total number of replacements 一级指令 cache 上发生替换的数目il1.writebacks 0#total number of writebacks 一级指令 cache上发生写回的数目il1.invalidations 0#total number of invalidations 一级指令 cache上访存无效的数目il1.miss_rate 0.1393#miss rate(i.e.,misses/ref)一级指令cache上的失效率il1.repl_rate 0.1369#replacement rate(i.

30、e.,repls/ref)一级指令 cache 上的替换概率il1.wb_rate 0.0000#writeback rate(i.e.,wrbks/ref)一级指令 cache上的写回概率il1.inv_rate 0.0000#invalidation rate(i.e.,invs/ref)一级指令 cache 上的无效概率dl1.accesses 34648#total number of accesses 一级数据cache 上的总访问数目dl1.hits 33972#total number of hits 一级数据 cache 上的命中次数dl1.misses 676#total n

31、umber of misses 一级数据cache上的实效次数dl1.replacements 1#total number of replacements 一级数据cache上发生替换的次数dl1.writebacks 0#total number of writebacks 一级数据 cache上发生写回的次数dl1.invalidations 0#total number of invalidations 一级数据 cache上无效访问的次数dl1.miss_rate 0.0195#miss rate(i.e.,misses/ref)一级数据cache上的失效率dl1.repl_rate

32、 0.0000#replacement rate(i.e.,repls/ref)一级数据 cache上发生替换的概率dl1.wb_rate 0.0000#writeback rate(i.e.,wrbks/ref)一级数据 cache上发生写回的概率dl1.inv_rate 0.0000#invalidation rate(i.e.,invs/ref)一级数据 cache 上发生无效访问的次数ul2.accesses 15400#total number of accesses 联合二级cache 上总的访问次数ul2.hits 14280#total number of hits 联合二级

33、cache 上命中的次数ul2.misses 1120#total number of misses 联合二级 cache上失效的次数ul2.replacements 0#total number of replacements 联合二级cache上发生替换的次数ul2.writebacks 0#total number of writebacks 联合二级 cache上发生写回的系数ul2.invalidations 0#total number of invalidations 联合二级 cache上无效访问的次数ul2.miss_rate 0.0727#miss rate(i.e.,mi

34、sses/ref)联合二级cache上的失效率ul2.repl_rate 0.0000#replacement rate(i.e.,repls/ref)联合二级 cache上发生替换的概率ul2.wb_rate 0.0000#writeback rate(i.e.,wrbks/ref)联合二级 cache上发生写回的概率ul2.inv_rate 0.0000#invalidation rate(i.e.,invs/ref)发生无效访问的概率itlb.accesses 105663#total number of accesses 指令 TLB 上访问次数itlb.hits 105640#tot

35、al number of hits 指令 TLB 上命中次数itlb.misses 23#total number of misses 指令 TLB 上失效的次数itlb.replacements 0#total number of replacements 指令 TLB 上发生替换的次数itlb.writebacks 0#total number of writebacks 指令 TLB 上发生写回的次数itlb.invalidations 0#total number of invalidations 指令 TLB 上发生无效访问的次数itlb.miss_rate 0.0002#miss

36、rate(i.e.,misses/ref)指令 TLB 上的失效率itlb.repl_rate 0.0000#replacement rate(i.e.,repls/ref)指令 TLB 上的替换概率itlb.wb_rate 0.0000#writeback rate(i.e.,wrbks/ref)指令 TLB 上写回的概率itlb.inv_rate 0.0000#invalidation rate(i.e.,invs/ref)指令 TLB 上无效访问的概率dtlb.accesses 34648#total number of accesses 指令 TLB 上总的访问次数dtlb.hits

37、34636#total number of hits 数据 TLB 上总的访问次数dtlb.misses 12#total number of misses 数据 TLB 上总的失效次数dtlb.replacements 0#total number of replacements 数据 TLB 上总的替换次数dtlb.writebacks 0#total number of writebacks 数据 TLB 上发生写回的次数dtlb.invalidations 0#total number of invalidations 数据 TLB 上发生无效访问的次数dtlb.miss_rate 0

38、.0003#miss rate(i.e.,misses/ref)数据 TLB 上失效率dtlb.repl_rate 0.0000#replacement rate(i.e.,repls/ref)数据 TLB 上发生替换的概率dtlb.wb_rate 0.0000#writeback rate(i.e.,wrbks/ref)数据 TLB 上发生写回的概率dtlb.inv_rate 0.0000#invalidation rate(i.e.,invs/ref)数据 TLB 上发生无效访问的概率ld_text_base 0 x00400000#program text(code)segment ba

39、se ld_text_size 96544#program text(code)size in bytes ld_data_base 0 x10000000#program initialized data segment base ld_data_size 12288#program inited.data and uninited.bss size in bytes ld_stack_base 0 x7fffc000#program stack segment base(highest address in stack)ld_stack_size 16384#program initial

40、 stack size ld_prog_entry 0 x00400140#program entry point(initial PC)ld_environ_base 0 x7fff8000#program environment base address address ld_target_big_endian 0#target executable endian-ness,non-zero if big endian mem.page_count 36#total number of pages allocated mem.page_mem 144k#total size of memo

41、ry pages allocated mem.ptab_misses 37#total first level page table misses mem.ptab_accesses 1092117#total page table accesses mem.ptab_miss_rate 0.0000#first level page table miss rate rootlocalhost test#以下均为模拟统计信息输模拟总体信息统一级指令 cache的性能统计信息一级数据 cache 的性能统计信息，重点关二级 cache的性能统计信息指令 TLB 的性能统计信息数据 TLB 的性能

42、统计信息其他内存和基地址等信息统计12（三）Cache容量对性能的影响1操作方法与实验步骤（1）改变 SimpleScalar模拟器的一级数据 cache dl1的容量配置，在 SimpleScalar的配置过程中，固定cache块大小、相联度、替换策略等参数，通过改变组数来改变 Cache的容量大小，执行程序，具体运行配置参数如下表1 所示。（2）输入矩阵规模：120*120；（3）观察运行后失效率的变化情况。2.实验结果各个配置条件下，失效率见表1。表 1 Cache容量对性能影响3.结果分析图 3 Cache容量对失效率影响观察 Cache容量对性能的影响，将测得的失效率绘制为曲线，得到

43、如上图所示的曲线图。从图中可以看出，随着 Cache的容量不断增加，程序的失效率不断降低。由此可见，Cache的容量对于 Cache性能有着重要影响。一般来说，容量越大，Cache性能越好，发生失效的概率就越低。但对于某一个应用来说，容量达到一定程度后，性能改善程度会达到峰值。但在容量达到128K byte 后，失效率就不再降低，稳定在一个固定范围内，说明此时容量已经不是Cache性能的瓶颈了，增大 Cache容量13 对性能提升已无促进作用。（四）Cache相联度对性能的影响1操作方法与实验步骤（1）改变 SimpleScalar模拟器的一级数据 cache dl1的容量配置，在 Simpl

44、eScalar的配置过程中，固定容量大小、cache 块大小、替换策略等参数，改变相联度，执行程序，具体运行配置参数如下表2 所示。（2）输入矩阵规模：120*120；（3）观察运行后失效率的变化情况。2.实验结果各个配置条件下，失效率见表2。表 2 Cache 相联度对性能影响3.结果分析图 4 Cache相联度对失效率影响在组相联 Cache中，相联度对 Cache性能也有着重要影响，因为相联度直接决定 Cache中发生冲突失效的概率。相联度越高，块冲突概率就越低，因而Cache的失效率就越低。块冲突是指一个主存块要进入已被占用的Cache块位置。显然，全相联(相联度为 n)的失效率最低，

45、直接映像(相联度为 1)失效率最高。虽然从降低失效率的角度来看，相联度越大越好，但从我们的实验将可以发现，增大相联度并一定使 Cache的性能提高，反而会使系统复杂性增加，这点将从我们的实验结果中得到具体反映。由观察得，具体为在16K byte 容量下，将相联度从 1变化到 256。由14 于容量一定，组数也从512 变化到 2。在不同 Cache相联度的配置下，其失效率变出，如表 2 所示，将这些失效率绘制为曲线，得到图4 所示的曲线。根据这些实验结果我们可以发现，在相联度4 以下，失效率会随着相联度的增加而降低。而相联度超过 4 以后，相联度的增加并不会使失效率继续降低，反而稳定在一个固定

46、水平上。从上述实验结果可以发现，相联度的增加在一定的范围内可以促进Cache性能的改善，但这个范围非常有限，仅在1 路、2 路或 4 路组相联上起作用。（五）Cache 块大小对性能的影响1操作方法与实验步骤（1）改变 SimpleScalar模拟器的一级数据 cache dl1的容量配置，在 SimpleScalar的配置过程中，相联度、替换策略等参数，对于2k、4k、8k 一直到 128k，分别改变 cache块大小，执行程序，具体运行配置参数如下表表39 所示。（2）输入矩阵规模：120*120；（3）观察运行后失效率的变化情况。2.实验结果各个配置条件下，失效率见表39。表 3 2k

47、容量下，Cache块大小对性能影响表 4 4k 容量下，Cache块大小对性能影响表 5 8k 容量下，Cache块大小对性能影响15 表 6 16k 容量下，Cache块大小对性能影响表 7 32k 容量下，Cache块大小对性能影响表 8 64k 容量下，Cache块大小对性能影响表 9 128k 容量下，Cache块大小对性能影响3.结果分析降低 Cache失效率最为简单的办法就是增加块大小。具体实验方法为测试在不同容量情况下，固定容量大小、替换策略、相联度等，改变Cache的块大小，观察Cache的失效率变化。经过测试，我们得到各个容量下失效率随块大小的变化情况。具体如图 5 所示，每

48、条不同颜色的曲线代表在某一Cache容量下，失效率随块大小的变化情况。从图中可以发现两点规律：(1)对于给定的Cache 容量，当块大小增加时，失效率开始时处于下降趋势，后来反而会上升。(2)Cache容量越大，会使失效率达到最低的拐点的块大小增大。16 图 5 失效率随块大小变化情况导致上述失效率先下降后上升的原因在于增加块大小会产生双重作用。一方面会减少强制性失效，因为程序局部性原理，增加块大小增加了利用空间局部性的机会；另一方面，在容量一定情况下，增加块大小会减少总的块数目，会增加冲突失效，在 Cache容量较小时，还可能增加容量失效。刚开始增加块大小时，由于块大小还不是很大，上述第一种

49、作用超过第二种作用，使失效率降低。当块大小增加到一定程度时，第二种作用会超过第一种作用，使失效率上升。（六）Cache的替换策略对性能的影响1操作方法与实验步骤（1）改变 SimpleScalar模拟器的一级数据 cache dl1的容量配置，在 SimpleScalar的配置过程中，将 Cache的块大小固定为 32byte，相联度固定为 2，对于 2k、4k、8k 一直到 256k，分别改变替换策略，执行程序，具体运行配置参数如下表1017所示。（2）输入矩阵规模：120*120；（3）观察运行后失效率的变化情况。2.实验结果各个配置条件下，失效率见表1017。表 10 2k 容量下，替换

50、策略对性能影响17 表 11 4k 容量下，替换策略对性能影响表 12 8k 容量下，替换策略对性能影响表 13 16k 容量下，替换策略对性能影响表 14 32k 容量下，替换策略对性能影响表 15 64k 容量下，替换策略对性能影响表 16 128k 容量下，替换策略对性能影响18 表 17 256k 容量下，替换策略对性能影响3.结果分析由于主存中的块比 Cache中的要多，所以当要从主存调入一个块到Cache中时，会出现该快所映像到的一组Cache块已被占用的情况。这是需要强制其中的一块移出 Cache，以接纳新的 Cache块。这就需要替换策略选择替换的块。替换策略主要是在对 Cac