2017年全国大学生电子设计竞赛.pdf

《2017年全国大学生电子设计竞赛.pdf》由会员分享，可在线阅读，更多相关《2017年全国大学生电子设计竞赛.pdf（16页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、2017年全国大学生电子设计竞赛远程幅频特性测试装置（H题）2017年 8 月 12 日1 摘要本远程幅频特性测试装置是由信号源、放大器、幅频特性装置、电源模块等组成。本设置中信号源的输出频率范围为：1MHz40MHz 且具有自动扫描功能，步进：1MHz;放大器的输出电压的峰值为1V,且波形无明显失真；远程幅频特性测试装置可用示波器显示放大器输出信号的幅频特性。放大器的输出信号信息与笔记本电脑连接起来时，笔记本电脑就可完成放大器输出信号的幅频特性测试，并能以曲线的方式显现出来。用设计利 DDS 原理由 FPGA 经 D/A 转换产生扫频信号，再经待测网络实现峰值检测和相位检测,从而完成了待测网

2、络幅频和相频特性曲线的测量和显示。经过调试，示波器显示待测网络频率范围1MHz 40 MHz的幅频和相频特性曲线,该系统工作稳定，操作方便。关键词：频率特性测试仪、幅频特性、相频特性、FPGA 2 1.方案设计与论证.31.1 单片机的选择.31.2 整体方案设计.41.3 控制系统的论证与选择.42.系统理论分析与计算.52.1 扫频测试法理论依据.52.2 DDS信号源.62.3 相位差测量.62.4 特性曲线显示分析.73.电路的设计.73.1.放大器.73.2 TLV3501比较器的设计.83.2 系统总体框图.93.3 电源.10 3.4 滤波电路.11 4.测试方案及测试结果.12

3、 4.1 测试仪器：.12 4.2 测试方案：.12 5.测试结果：.13 6 结论 .13 7.文献 .14 3 1.方案设计与论证1.1 单片机的选择方案一：普通的 AT89S51从内部的硬件到软件有一套完整的按位操作系统，称作位处理器，处理对象不是字或字节而是位。不但能对片内某些特殊功能寄存器的某位进行处理，如传送、置位、清零、测试等，还能进行位的逻辑运算，其功能十分完备，使用起来得心应手。但是运算速度过慢，保护能力很差，AD、EEPROM等功能需要靠扩展,增加了硬件和软件负担方案二：STM32 系列基于专为要求高性能、低成本、低功耗的嵌入式应用专门设计的ARM Cortex-M3内核。

4、还支持以太网、USB OTG和 CAN2.0B外设接口同时工作，因此，开发人员只需一颗芯片就能设计整合所有这些外设接口的网关设备。运算速度大约是51 单片机的几十倍方案三：采用以增强型80C51内核的 STC系列单片机。AT89S51具有完整的输入输出、控制端口、以及内部程序存储空间。与我们通常意义上的 微机原理 类似，可以通过外接A/D，D/A 转换电路及运放芯片实现对传感器传送信息的采集，且能够提供以点阵或LCD液晶及外接按键实现人机交互，能对内部众多 I/O 端口连接步进电机 对外围设备进行精确操控，具有强大的工控能力。其语法结构与我们常用的计算机 C语言基本相同方案选择：方案2 运算速

5、度较快，开发容易与相关设备兼容性高4 1.2 整体方案设计方案一：FFT法。这种频谱分析采用数字方法直接由模拟/数字转换器(ADC)对输入信号取样,再经 FFT处理后获得频谱分布图。它的频率范围受到 ADC 采集速率和 FFT运算速度的限制。为获得良好的仪器线性度和高分辨率，ADC 的取样率最少等于输入信号最高频率的两倍。FFT运算时间与取样点数成对数关系，频谱分析需要高频率、高分辨率和高速运算时，要选用高速的 FFT硬件，或者相应的数字信号处理器(DSP)芯片。可见这种方法的优点是硬件电路简单，主要依靠软件运算，可以提高分辨率。其缺点是频率越高，对ADC 和 DSP 芯片的速度要求越高，相应

6、价格也越昂贵。方案二：分段 FFT。这种方法将输入信号分段，逐段进行FFT的处理，这样分段取样降低了对ADC和 FFT硬件的速度要求，又可以在相对窄的频段内得到更高的频谱分辨率。但是这种方法在软件和硬件的设计和测试上显然要复杂很多。方案三：扫频法。这种频谱分析采用外差原理，由振荡器产生一定步进频率的信号与输入信号相乘，然后由适当的滤波器将差频分量滤出以代表相应频点的幅度。振荡信号可以达到很宽的频率，与外部混频器配合，可扩展到很高频率。这种方法的突出优点是扫频范围大，硬件成本低廉，但这种方法对硬件电路要求较高，各模块性能都需要精心设计，且连接在一起整体调试时有一定难度。而且它只适于测量稳态信号的

7、频率幅度，但获得测量结果要花费较长的时间。根据实际条件和成本以及题意上的考虑，在满足题目要求的前提下，我们选择方案三来实现频谱分析的总体设计。1.3 控制系统的论证与选择方案一：采用在面包板上搭建简易单片机系统在面包板上搭建单片机系统可以方便的对硬件做随时修改，也易于搭建，但是系统连线较多，不仅相互干扰，使电路杂乱无章，而且系统可靠性低，不适合本系统使用。方案二：自制单片机印刷电路板5 自制印刷电路实现较为困难，实现周期长，此外也会花费较多的时间，影响整体设计进程。不宜采用该方案。方案三：采用单片机最小系统。单片机最小系统包含了显示、矩阵键盘、A/D、D/A 等模块，能明显减少外围电路的设计，

8、降低系统设计的难度，非常适合本系统的设计。综合以上三种方案，选择方案三。2.系统理论分析与计算2.1 扫频测试法理论依据设 频 率 响 应 为H(j )的 实 系 数 线 性 时，不 变 系 统 在 信 号x(n)_Acos(0n+f)激励下的稳态输出为y(n)。利用三角恒等式，可将输入表示为 2 个复指数函数之和：式子中01()2jw nj fg nAee对于输入为0jwne线性时，不变系统稳态输出为00()jwjw nH ee。根据线性性质可知，输入()g n的响应()v n为001()()2jwjw njfv nAe H ee同理，输入*()gn的输出*()vn是()v n的 复 共 轭

9、。于 是 得 到 输 出 结 果 的 表 达 式 为因此，输出信号和输入信号是频率相同的正弦波，仅有两点不同：第一，振幅被|H(ej)|加权，即网络系统在=0 的幅度函数值；第二，输出信号相对于输入信号有一个数量为q(0)的相位时延，即()()*()x ng ngn0011()cos22jfjwjwnjfjwjwnjwy nAe H eeAeH eeA H ew nqwf6 网络系统在=0 的相位值。2.2 DDS 信号源根据 DDFS 原理所产生的波形频率为：式中 fclk为基准频率，M 为相位增量因子，N 为累加器的位数。M 取 22,N 取24。为得到 100 kHz 的信号，而且在每个

10、周期希望取到32 个以上点，则累加器输出后级DA转换需要至少 32 MHz 的速度，于是选取建立时间为30 ns、10 位的 DAC900，不仅满足了对 DA转换速度的要求，而且具有10位数据线，减少了DA转换中固有 的 量 化 误 差。fclk取40MHz，频 率 的 最 小 步 进：2.3 相位差测量设 INl 和 IN2 为两路具有相位差经整形后得到的方波信号，Gate2 为 INl 和 IN2 经过异或后得到的脉冲信号，Fo为 FPGA 内部的标准高频脉冲信号，取40MHz。将 IN2 八分频，结合单片机控制，可得到一个动态门控信号Gatel。动态门控与脉冲信号相“与”，可得到门限内的

11、有限个脉冲信号Gate2。Gate1中含有 IN2 的 4个周期，Gate2含有 8 个异或脉冲。其中分别对 clk 进行计数，分别得到计值 M和 N。根据公式精确地测得相位差绝对值。其时序如图所示。由于对高频脉冲计数可能存在1 的误差：在 F=100kHz时，Mmin 1600，则max()0.9 FPGA 内部生成一个 D触发器，以 INl 为触发器的数据输入，IN2 为触发器的时钟输入，若触发器输出端为高电平，则O；若输出端为低电平，则 0。7 2.4 特性曲线显示分析频率范围 1M-40MHz，步进 100kHz，则有 390 个点。我们采用 320*240分辨率的彩屏来显示幅频与相位

12、。整个显示图像根据测量结果转化为对应的点从+90到-90变化显示。具体参数包括模式、频率、幅度、相位、中心频率、带宽会在图像侧边显示。参数具体计算是根据幅频响应与相频响模拟分析转换为数学分析通过单片机计算得到并在屏幕上进行显示。3.电路的设计3.1.放大器8 为了减少级数，系统采用数据手册参考设计值在输入 50 欧匹配的情况下，对于增益为20db 的同相接法中，RF取174欧，RG取 9 欧。3.2 TLV3501 比较器的设计TLV3501 主要是挽输出比较器，主要是405ns 传播延时好人操作+2.7-+5.5v，由于超出摆幅输入共模范围，使其更合适低电压应用的理想选择同时可对TTL逻辑在

13、 10MHZ 情况下的输出波形9 3.2 系统总体框图10 3.3 电源EP3C16Q240C8 器件内核工作电压 VCCINT 为 1.2V，锁相环（PLL）所需的数字电压为 1.2V，锁相环电压调节器所需的模拟电压为 2.5V。该器件将所有 I/O 端口分为 8 个 I/O 块BANK1-BANK8，这样每个I/O 块可以用 3.3V，3.0V、2.5V、1.8V 和 1.2V 幅频特性自动测试系统的设计与实现18 等 I/O 端口电压供电，满足不同 I/O 电平标准。为了简化电路，本设计用 3.3V 电平统一为 8 个 I/O 块端口供电。图 4.1 电源电路图电源电路如图 3.8 所示

14、，数字电源+5V 分别经过 AMS1117-3.3V，AMS1117-2.5V 和 BM1122-1.2V 稳压器件降压为 3.3V、2.5V 和 1.2V，供 I/O 口、PLL 电压调节器和内核使用。PLL 数字电压 VCCD_PLL 是由内核电压 VCCINT 经过 LC 滤波电路后的 1.2V 电压。由于该器件11 有 4 个 PLL，需要了分别为其供电，因此在供电管脚之间加上去耦电容。与 PLL 供电情况类似，所有 I/O 块的内核电源管脚和 I/O 端口电源管脚之间也需要加上去耦电容来避免互相间的耦合干扰。3.4 滤波电路本设计 DDS 的采样频率通过锁相环倍频可达到 100MHz

15、，根据奈奎斯特采样定理输出信号的最高频率为其一半，即 50MHz，但是在实际情况中，信号的输出频率只能达到采样频率的 40%，即 40MHz。因此根据需要，设计一个通带截至频率为 40 MHz，通带允许的最大衰减为 0.1 dB，阻带频率为 50MHz，阻带最小衰减为 50 dB，特性阻抗为 200?的低通滤波器。常用的滤波器按设计分为：Butterworth 滤波器、Chebyshev 滤波器和椭圆滤波器等。图 3.22 是三种低通滤波器频率特性响图。从图中可以看出，Butterworth 滤波器的通带和阻带比较平坦，其过渡带比较平缓；Chebyshev 滤波器的通带是等波纹抖动的，过渡带也

16、比较平缓；椭圆滤波器的通带和阻带都是抖动的，过渡带是比较陡峭的。综合比较选择椭圆滤波器进行设计。图 4.3 低通滤波器频率响应对比图12 4.测试方案及测试结果4.1 测试仪器：数字万用表 DT9205，直流稳压源 QJ-3003S、频率特性测试仪（1MHz 150MHz）、500MHz 数字示波器、100MHz 双通道数字示波器。4.2 测试方案：信号源射频宽带放大器示波器UiUo如图所示，在测量带宽及平坦度时，将信号源的输出有效值降低到 1mVrms 或更低，将信号通过射频宽带放大器，且外接 50负载，确认放大倍数为60dB时，再用示波器观察，记录无明显失真时的带宽和平坦度。在测量噪声时，

17、在射频宽带放大器放大60dB的情况下，将输入端短入到地，外接50负载下，再用示波器观察其输出有效值。在测量增益控制精度时，通过示波器观察程序控制的增益值与实际增益值的误差大小。在测量增益控制范围时，如果测 0dB或其他较低的增益时，示波器无法读出信号大小，则应该加大输入信号，直到示波器可以有效辨别为止。在测60dB增益时，将输入提高到1mVrms,确认输出信号是否能达到1Vrms,且不明显失真。；路由器电脑13 5.测试结果：6 结论根据上述测试数据及各部分的检测，由此可以得出以下结论：（1）依据系统方案，完成了系统硬件平台的搭建。主要包括ARM 芯片及外围电源、时钟等电路，FPGA 外围电源

18、、下载电路及内部各个模块功能的设计，DDS 信号模数转换、放大和滤波电路等的实现。利用 Quartus II 9.0 软件将 FPGA 内部模块设计好后，采用软件自带的 SignalTap 嵌入式逻辑分析仪对内部的DDS 模块进行了仿真，仿真结果显示DDS 模块能很好的实现信号的输出。然后对滤波电路进测试的频率值300kHz 1MHz 10MHz 20MHz 25MHz 40MHz 50MHz 60MHz 放大器输出有效值Vrms 0.958 0.996 1.050 1.050 1.050 1.010 1.010 1.010 测试的频率值70MHz 80MHz 90MHz 100MHz 110

19、MHz 120MHz 79KHz 放大器输出有效值Vrms 0.980 0.952 0.926 0.875 0.813 0.733 0.710 14 行了仿真，结果显示滤波器的设计能达到预期的结果。(2)在硬件的基础上完成了软件的设计。主要包括测试设备程序、接口板程序和测试应用程序软件。程序的设计主要是针对ARM 和单片机进行了功能程序的编写，完成了系统输入、显示、计算、数据传输和解析的功能。此外，根据既定的测试功能，完成了测试应用程序软件的设计。7.参考文献1 阳昌汉.高频电子技术基础 M.哈尔滨工程大学出版社23-25 2 惠意欣.运算放大器:理论与设计 M.清华大学出版社（65）3 童诗白.模拟电子技术基础M.清华大学出版社 40-41 4 丁群,陈红,朱勇.运算放大器幅频特性的自动测试J.电测与仪表.2002,39(441):40-42.5 谭浩强.C 程序设计（第三版）M.北京:清华大学出版社,2005.15