数字电路与系统(精).ppt

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1、数字电路与系统第七章 半导体存储器1第七章、第八章第五版 习题第五版n7.5;7.9;7.11n8.3;8.5第四版n7.4;7.8;7.9n8.1;8.32概述n存储器与寄存器的不同之处用途（相同）存储电路的历史状态电路功能对于状态方程器件结构当前状态=H(历史状态，当前输入)连线和附加的组合逻辑译码寄存器 寄存器：程序存储器数据存储器 存储器：3概述器件结构寄存器存储器存储单元触发器管存储单元存储密度低高访问方式连线地址译码结合读/写脉冲访问操作并发每次只能读/写部分存储数据4概述存储器的地址“因为半导体存储器的存储单元数目极其庞大而器件的引脚数目有限，所以在电路结构上就不能像寄存器那样把

2、每个存储单元的输入和输出直接引出。为了解决这个矛盾，在存储器中的每个存储单元编了一个地址，只有被输入地址代码指定的那些存储单元才能与公共的输入/输出引脚接通，进行数据的读出或写入。”地址、数据、读写控制 三总线结构存储器的容量=字数位数（字长）5半导体存储器n半导体存储器的分类半导体存储器的分类随机存取随机存取 RAM：Random-Access MemorySRAMDRAM只读只读 ROM：Read-Only Memory掩模掩模ROM、PROMEPROM、E2PROM、FLASH6半导体存储器n7.1 随机存取存储器（RAM）n7.2 只读存储器（ROM）n存储器的应用专题存储器的扩展用存

3、储器实现组合逻辑函数7第七章 存储器7.1 随机存取存储器87.1 随机存取存储器n特点可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元中去掉电后存储的数据丢失n静态随机存储器 SRAMn动态随机存储器 DRAM比静态的集成度高97.1 随机存取存储器nRAM的基本结构 nRAM的存储单元nRAM的容量扩展 107.1 随机存取存储器nRAM的基本结构行/列地址译码存储矩阵读/写 控制器读写控制数据总线输入/输出行地址译码器地址输入行地址译码器地址输入思考：为什么有“行/列”地址译码？为了省芯片内部的走线 控制信号：片选 ，读/写控制117.1 随机存取存储器n

4、静态RAM的存储单元六管NMOS静态存储单元静态触发器（flip-flop）的基础上附加门控管而构成的，是靠触发器的自保功能存储数据的。由4只管子组成的基本RS触发器（门闩，锁存器）VCCQQT2T4T1T3VCCQQT2T4T1T3Q=1状态Q=0状态断有电荷断通有电荷&RQQSVCCQQT2T4T1T3T2T4有源负载 静态RAM12回顾：MOS-FET的符号N沟道增强型P沟道增强型N沟道耗尽型P沟道耗尽型GSDGSDGSDGSD137.1 随机存取存储器VCCQQT2T4T1T3列线Yi选通门控管行线Xi选通门控管&双向I/O总线RCSW存储单元读/写控制电路 静态RAM147.1 随机

5、存取存储器n由于CMOS电路具有微功耗的特点，尽管它的制造工艺比NMOS复杂，但在大容量的静态存储器上采用CMOS存储单元。nCMOS工艺的SRAM还能够在降低电源电压的状态下保存数据。静态RAM157.1 随机存取存储器n利用MOS管栅极电容可以存储电荷的原理制成n为了及时补充漏掉的电荷以避免存储的数据丢失，必须定时地给栅极电容补充电荷，称为刷新或再生。刷新控制电路（外接或内部集成）n大容量，高集成度存储单元：四管、三管,单管单管虽然外围控制电路比较复杂，但有利于提高集成度 动态RAM167.1 随机存取存储器n单管DRAM写操作：字线给出高电平，使T 导通，位线上的数据经过T 被存入CS

6、中；读操作，字线高电平，T 导通，这时CS经过T为位线上的分布电容提供电荷，使位线获得读出的信号电平。设CS与原有正电荷，vCS0，而vB=0，则读操作时：动态RAM由于CBCS，所以位线上的电平信号变化很小。177.1 随机存取存储器n单管DRAM问题：例如：读出前vCS=5V，CS/CB=1/50，则位线上读出的信号仅有0.1V，而且读出后CS上的电压也只剩下0.1V了。解决方法：灵敏恢复/读出放大器电路*：教材p372第五版p382第四版DRAM中的刷新操作是通过按行依次执行一次读操作来实现的。刷新时输出被置成高阻态。动态RAM灵敏恢复/读出放大器18第七章 存储器存储器容量的扩展（以R

7、AM为例）19存储器容量的扩展n位扩展方式n字扩展方式20存储器容量的扩展位扩展8位、16位、64位、32位、64位位扩展方式：字数（存储单元的个数）够用，而位数（字的宽度）不够扩展连线方法：地址线并联控制线并联（、）每一片的双向数据线（I/O）按位的高低排列好21存储器容量的扩展位扩展p375第五版p385第四版例：将1024*1的RAM扩展成1024*8CSA0A1A9R/WI/O10241RAM(0)CSA0A1A9R/WI/O10241RAM(0)CSA0A1A9R/WI/O10241RAM(0)I/O0I/O1I/O7A0A1A9CSR/W22存储器容量的扩展字扩展将RAM（ROM）

8、接成字数更多的存储器地址扩展例：第四版p385页 用2568位RAM接成1024 8位用4片“然而每片RAM上的地址输入范围只是8位，给出的地址范围全是0255，无法区分4片中同样的地址单元”回顾：寻址译码产生新的译码信号实现选片逻辑23存储器容量的扩展字扩展n字扩展的连线方法地址线原有的地址线并联；用译码器对增加的外部地址线进行译码，译码后的2n-m 根线分别连接RAM的片选，实现选片功能数据线并联控制线：读写脉冲 并联新的 信号（利用译码器上的选通信号）24存储器容量的扩展字扩展CSA0A1A7R/WI/O02568RAM(0)I/O1I/O7CSA0A1A7R/WI/O02568RAM(

9、1)I/O1I/O7CSA0A1A7R/WI/O02568RAM(2)I/O1I/O7CSA0A1A7R/WI/O02568RAM(3)I/O1I/O7I/O0I/O1I/O2I/O6I/O7A0A1A707/Y0/Y1/Y2/Y3A0A1SA8A98,900 xxxx xxxx01 xxxx xxxx10 xxxx xxxx11 xxxx xxxxCSR/W25存储器容量的扩展字扩展地址空间物理（实）地址：处理器可以访问的线性地址。（由CPU的地址线位数决定）如：上例，10位地址码IC地址范围 A9 A8 A1 A0（等效十进制数）000 0000000000 11111111(0)(255

10、)101 0000000001 11111111(256)(511)210 0000000010 11111111(512)(767)311 0000000011 11111111(768)(1023)26存储器容量的扩展存储器扩展 如果RAM(ROM)的位数和字数都不够用，就需要同时采用位扩展和字扩展CPU的地址线（要考虑实际应用中需要的地址空间的大小）CPU的数据线地址空间（编址）（映像）存储器存储器扩展例题27第七章 存储器7.2 只读存储器287.2 只读存储器nROM的结构存储矩阵、地址译码器、输出缓冲器数据线、地址线、选通控制线存储单元的结构用通/断表示“0/1”297.2 只读存

11、储器vROM存储矩阵的“字字”线和“位位”线11EN1EN1EN1EN1VCCA0ENW0W1W2W3A1D3D2D1D0D3D2D1D0输出缓冲器地址译码器存储矩阵地址线读控制数据线地址D3D2D1D0000101011011100100111110307.2 只读存储器ROM存储矩阵的“字”线和“位”线（续）字线和位线的每个交叉点都是一个存储单元。v二极管vMOS工艺：电路图的简化画法存储量（容量）存储单元的个数记法：“（字数）（位数）”317.2 只读存储器n固定ROM（掩膜ROM）厂家把数据写入存储器中，用户无法进行修改n一次性可编程ROM（PROM）出厂时存储内容全为1（或全为0），

12、用户可根据自己的需要编程一次n光可擦除可编程ROM（EPROM）用浮栅技术生产的可编程存储器，其内容可通过紫外线照射而被擦除n电可擦除可编程ROM（E2PROM）采用浮栅技术，其存储单元的是隧道MOS管，可用电擦除，擦除速度毫秒量级n快闪存储器（Flash Memory）采用浮栅型MOS管，电擦除方式，数据写入方式与EPROM类似，擦除/写入速度快，集成度高327.2 只读存储器n掩膜ROM和PROM掩膜光刻IC工艺PROM既然在存储矩阵中，“0”和“1”是用位线和字线是否连通（上图中，“1”连通）表达的；出厂时，存储矩阵交叉点用熔丝连接编程脉冲v即为大电流“写”，将“0”的位熔断一次编程33

13、7.2 只读存储器nE2PROM 和 快闪存储器（Flash Memory）电信号可擦除、可编程ROM；存储单元：vE2PROM：叠栅结构MOS管+选通管。vFlash：单管叠栅结构；全部源级连在一起的MOS管单元，可以被同时擦除。E2PROMFlash隧道区3040nm隧道区1015nm考虑电容分压：“控制栅浮置栅”的电容和“浮置栅源区”的电容34第七章 存储器用存储器实现组合逻辑函数（以PROM为例）35存储器实现组合逻辑函数nROM的主要用途程序存储器nROM的逻辑电路用途实现组合逻辑函数（这条涵盖下面几条）存储序列信号表代码转换器字符发生器ROM乘法器36存储器实现组合逻辑函数n回顾：

14、ROM的电路特点ROM的地址译码器由许多“与门”组成，这些与门网络称为“与阵列”，若将地址变量看成输入逻辑变量，则地址译码器的输出（各条字线）便可代表输入变量的全部各个最小项。存储网络是位线和字线在交叉点上的耦合（连接、不连接）形成，位线的输出为这些耦合元件的逻辑“或”，这些或门网络实现了最小项的或的逻辑运算。37存储器实现组合逻辑函数n用ROM实现逻辑函数一般按以下步骤进行：写出逻辑函数的最小项表达式根据逻辑函数的输入、输出变量数目，确定ROM的容量，选择合适的ROM，画出ROM的阵列图根据阵列图对ROM进行编程38存储器实现组合逻辑函数11EN1EN1EN1EN1VCCA0ENW0W1W2

15、W3A1D3D2D1D0D3D2D1D0输出缓冲器地址译码器存储矩阵地址线读控制数据线39存储器实现组合逻辑函数nROM内部简化作图存储矩阵不用画出晶体管，在接入存储器件的交叉点上画一个圆点一般以有圆点为1，没有为0。“或”阵列。地址译码矩阵也画圆点，但实际上它是“与”阵列。1111存储矩阵（或或逻辑阵列）地址译码器（与与逻辑阵列）W00FW2W4W6W8W10W12W14W1W3W5W7W9W11W13W15(A3)(A2)(A1)(A0)ABCDY1Y2Y3Y440存储器实现组合逻辑函数nROM内部简化作图（续）不具体画出译码矩阵：只要明确最小项与地址输入的对应关系存储矩阵（或或逻辑阵列）

16、地址译码器(A3)(A2)(A1)(A0)ABCDY1Y2Y3Y40FLM41存储器实现组合逻辑函数nROM的地址译码器实现了地址输入的全译码nROM可以实现个数与它的地址位数一样多的逻辑变逻辑变量量的逻辑函数n逻辑函数逻辑函数的个数 等于 其数据位宽度数42存储器实现组合逻辑函数nROM组合逻辑分析最小项和，化简如：前页，图中的逻辑存储矩阵（或或逻辑阵列）地址译码器(A3)(A2)(A1)(A0)ABCDY1Y2Y3Y40FLM43存储器实现组合逻辑函数nROM组合逻辑设计设计需求：给出的是功能定义，或者给出的是逻辑函数式，或者给出的是真值表方法：先定义输入轨与地址线之间的关系，然后将逻辑函

17、数展开成最小项之和的形式例：教材p384题7.12第五版 p401题7.10第四版44存储器实现组合逻辑函数nROM组合逻辑设计（续）例：实现以下函数关系 z=x2+y，其中x和y为两位二进制数v注意：题目中给定的是代数方程，而不是逻辑方程。解：列4变量的真值表 用至少有4条地址线的ROM实现45存储器实现组合逻辑函数nROM组合逻辑设计（续）又例：用ROM构成y=x2运算电路，x取值范围为 015正整数 46存储器实现组合逻辑函数Y7=m12+m13+m14+m15Y6=m8+m9+m10+m11+m14+m15Y5=m6+m7+m10+m11+m13+m15Y4=m4+m5+m7+m9+m

18、11+m12Y3=m3+m5+m11+m13Y2=m2+m6+m10+m14Y1=0Y0=m1+m3+m5+m7+m9+m11+m13+m15 47ROM存储矩阵连接图 48存储器实现组合逻辑函数nROM组合逻辑设计（续）又例：用ROM构成代数运算 的电路v思考：如果乘数宽度都是n-bit，所需ROM的存储量是多少？v回答：输入地址线 2n，但乘积数目是22n，输出位线2n。需要容量 的ROM。如两个4-bit相乘，需要：问题：资源消耗随问题规模n指数性增长。解决方案：49存储器实现组合逻辑函数采用小容量存储器、全加法器，高位整数相乘1641642位全加CinCout1641642位全加CinCout2位全加CinCout2位全加CinCout2位全加CinCout0002726252423222021y3y2y1y0y3y2y1y0 x3x2x3x2x1x0 x1x0例：实现4-bit*4-bit的整数乘法缺点：要好几级延迟才能得出结果50本章小结n要求熟练掌握的内容ROM地址译码单元（全译码，“与”网络；存储单元，“或”网络）存储器的扩展用ROM实现组合逻辑函数51课程信息n讲师：李峭新主楼 F-710e-Mail:（可预约答疑）n教辅23班：杜毓青（新主F-711）24班：于树沅（新主F-711）25班：王 硕（新主F-712）?52