第12章-时序逻辑电路.ppt

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1、第一第一节节 触触发发器器一、基本一、基本RS触触发发器器 基本基本RSRS触发器又称为触发器又称为RSRS锁存器，在各种触发器中，它锁存器，在各种触发器中，它的结构最简单，却是各种复杂结构触发器的基本组成部分。的结构最简单，却是各种复杂结构触发器的基本组成部分。1 1电路组成电路组成 图图12-112-1所示电路是由两个与非门交叉反馈连接成的基所示电路是由两个与非门交叉反馈连接成的基本本RSRS触发器。触发器。图图12-1 12-1 基本基本RSRS触发器触发器a a）逻辑图）逻辑图 b b）逻辑符号逻辑符号 2 2逻辑功能逻辑功能 （1 1）逻辑功能分析逻辑功能分析 在基本在基本RSRS触

2、发器中，触发器的输触发器中，触发器的输出不仅由触发信号来决定，而且当触发信号消失后，电路能出不仅由触发信号来决定，而且当触发信号消失后，电路能将输出状态保持下去，即具备记忆功能。将输出状态保持下去，即具备记忆功能。=0或Q=0、=1 1）当）当 =1=1时，电路有两个稳定状态：时，电路有两个稳定状态：Q=1Q=1、=0=0或或Q=0Q=0、=1=1，我们把前者称为，我们把前者称为1 1状态或置位状态，把后者称为状态或置位状态，把后者称为0 0状态或复位状态。状态或复位状态。2 2）当）当 =1=1、=0=0时，时，Q=1Q=1，=0=0，触发器被置成，触发器被置成1 1状态。状态。3）当）当

3、=0、=1时，时，=1，Q=0，触发器被置成，触发器被置成0状态。状态。4 4）当）当 =0=0、=0=0时，时，Q=1Q=1，这是一种未定义的状态，这是一种未定义的状态，既不是既不是1 1状态，也不是状态，也不是0 0状态，这种状态是不稳定的，我们称状态，这种状态是不稳定的，我们称之为不定状态。之为不定状态。（2 2）逻辑功能的描述）逻辑功能的描述 触发器在接收触发信号之前的触发器在接收触发信号之前的原稳定状态称为初态，用原稳定状态称为初态，用Q Qn n表示；触发器在接收触发信号之表示；触发器在接收触发信号之后建立的新稳定状态叫做次态，用后建立的新稳定状态叫做次态，用Q Qn+1n+1表示

4、。触发器的次态表示。触发器的次态Q Qn+1n+1是由触发信号和初态是由触发信号和初态Q Qn n的取值情况所决定的。的取值情况所决定的。1）状态转换特性表）状态转换特性表 含有状态变量的真值表叫做触发含有状态变量的真值表叫做触发器的特性表。基本器的特性表。基本RS触发器的特性表如表触发器的特性表如表12-1所示。表所示。表12-2为简化的特性表。为简化的特性表。表表12-1 12-1 基本基本RSRS触发器状态转换特性表触发器状态转换特性表011100不定不定不定不定1 1 01 1 11 0 01 0 10 1 00 1 10 0 00 0 1Qn+1 Qn表表12-2 12-2 简化的简

5、化的RSRS触发器特性表表触发器特性表表 Qn 1 0 不定不定 1 1 1 0 0 1 0 0 Qn+1 2 2）时序图（又称波形图）时序图（又称波形图）时序图是以波形图的方式时序图是以波形图的方式来描述触发器的逻辑功能的。在图来描述触发器的逻辑功能的。在图12-1a12-1a所示电路中，假设所示电路中，假设触发器的初始状态为触发器的初始状态为Q=0Q=0、=1=1，触发信号的波形已知，则，触发信号的波形已知，则根据上述逻辑关系可以画出根据上述逻辑关系可以画出Q Q和和 的波形，如图的波形，如图12-212-2所示。所示。图图12-2 12-2 时序波形图时序波形图 基本基本RSRS触发器除

6、了可用上述与非门组成外，也可以利触发器除了可用上述与非门组成外，也可以利用两个或非门来组成，其逻辑图和逻辑符号如图用两个或非门来组成，其逻辑图和逻辑符号如图12-312-3所示。所示。图图12-3 12-3 或非门组成的基本或非门组成的基本RSRS触发器触发器a a）逻辑图）逻辑图 b b）逻辑符号）逻辑符号 在这种基本在这种基本RSRS触发器中，触发输入端触发器中，触发输入端R R、S S在没有加触发在没有加触发信号时应处于低电平，加有触发信号时为高电平（称为高电信号时应处于低电平，加有触发信号时为高电平（称为高电平有效）。其特性表见表平有效）。其特性表见表12-312-3、时序图如图、时序

7、图如图12-412-4所示。所示。图图12-4 12-4 或非门构成的或非门构成的RSRS触发器时序图触发器时序图表表12-3 12-3 或非门构成的或非门构成的RSRS触发器触发器特性表特性表 Qn 1 0 不定不定 0 0 0 1 1 0 1 1 Qn+1 R S二、同步二、同步RS触触发发器和器和D锁锁存器存器 1 1同步同步RSRS触发器触发器 （1 1）电路组成）电路组成 同步同步RSRS触发器是同步触发器中最简单的一触发器是同步触发器中最简单的一种，其逻辑图和逻辑符号如图种，其逻辑图和逻辑符号如图12-512-5所示。所示。CPCP是时钟脉冲信号，是时钟脉冲信号，高电平有效，即高电

8、平有效，即CPCP为高电平时，输出状态可以改变，为高电平时，输出状态可以改变，CPCP为低电为低电平时，触发器保持原状态不变。平时，触发器保持原状态不变。Q Q和和 是互补输出端。是互补输出端。图图12-5 12-5 同步同步RSRS触发器触发器a a）逻辑图逻辑图 b b）逻辑符号）逻辑符号 （2 2）功能分析功能分析 1 1）当）当CP=0CP=0时，触发器保持原状态不变。时，触发器保持原状态不变。2 2）当）当CP=1CP=1时，触发器将按基本时，触发器将按基本RSRS触发器的规律发生变化。触发器的规律发生变化。此时，同步此时，同步RSRS触发器的状态转换特性表与表触发器的状态转换特性表

9、与表12-312-3相同。相同。（3）初始状态的预置）初始状态的预置 在实际应用中，有时在实际应用中，有时需要在时钟脉冲需要在时钟脉冲CP到来之到来之前，预先将触发器设置成前，预先将触发器设置成某种状态，为此，在同步某种状态，为此，在同步RS触发器电路中设置了直触发器电路中设置了直接置位端和直接复位端。接置位端和直接复位端。其工作情况可用图其工作情况可用图12-6的的波形图来描述。波形图来描述。图图12-6 12-6 同步同步RSRS触发器时序波形图触发器时序波形图 2 2同步同步D D触发器触发器 同步同步D D触发器又称为触发器又称为D D锁存器，其逻辑图和逻辑符号如锁存器，其逻辑图和逻辑

10、符号如图图12-712-7所示。所示。图图12-7 12-7 同步同步D D触发器触发器a a）逻辑图）逻辑图 b b）逻辑符号）逻辑符号三、边沿触发器三、边沿触发器 1 1边沿边沿D D触发器触发器 （1 1）逻辑符号）逻辑符号 边沿边沿D D触发器的逻辑符号如图触发器的逻辑符号如图12-812-8所示。所示。符号图中符号图中 、端的小圆圈表示低电平有效。该触发器为端的小圆圈表示低电平有效。该触发器为CPCP上升沿触发（图中，上升沿触发（图中，CPCP端若有小圆圈表示触发器为端若有小圆圈表示触发器为CPCP下降沿触下降沿触发）。发）。图图12-8 12-8 边沿边沿D D触发器的逻辑符号触发

11、器的逻辑符号 （2 2）工作特性）工作特性 此种触发器的状态只有在此种触发器的状态只有在CPCP的上升沿到来时才可能改的上升沿到来时才可能改变，在变，在CPCP的其它任何时刻，触发器都将保持状态不变，故的其它任何时刻，触发器都将保持状态不变，故把这种类型的触发器称为正边沿触发器或上升沿触发器。把这种类型的触发器称为正边沿触发器或上升沿触发器。除上述正边沿触发的除上述正边沿触发的D D触发器之外，还有在时钟脉冲下触发器之外，还有在时钟脉冲下降沿触发的负边沿降沿触发的负边沿D D触发器，与正边沿触发器，与正边沿D D触发器相比较，只触发器相比较，只是触发器翻转时所对应的时钟脉冲是触发器翻转时所对应

12、的时钟脉冲CPCP的触发沿不同，其所的触发沿不同，其所实现的逻辑功能均相同。实现的逻辑功能均相同。（3 3）逻辑功能描述）逻辑功能描述 边沿边沿D D触发器在触发器在CPCP上升沿到来时的状态转换特性表如表上升沿到来时的状态转换特性表如表12-412-4所示，表所示，表12-512-5为为D D触发器简化的特性表。图触发器简化的特性表。图12-912-9为为D D触发触发器的时序图。器的时序图。表表12-4 D12-4 D触发器状态转换特性表触发器状态转换特性表表表12-5 D12-5 D触发器简化特性表触发器简化特性表CPD QnQn+10 00 11 01 10011图图12-912-9

13、D D触发器时序图触发器时序图CPCPD D Q Qn+1n+1 0 0 1 10 0 1 1 （4 4）边沿）边沿D D触发器的应用触发器的应用 74HC74 74HC74是一种集成正边沿双是一种集成正边沿双D D触发器，内含两个上升沿触发器，内含两个上升沿触发的触发的D D触发器。图触发器。图12-1012-10是利用是利用74HC7474HC74构成的单按钮电子构成的单按钮电子转换开关电路，该电路只利用一个按钮即可实现电路的接转换开关电路，该电路只利用一个按钮即可实现电路的接通与断开。通与断开。图图12-10 74HC7412-10 74HC74应用电路应用电路 2 2边沿边沿JKJK触

14、发器触发器 （1 1）边沿）边沿JKJK触发器的逻辑符号触发器的逻辑符号 图图12-1112-11为为JKJK触发器的逻辑符号，其中图触发器的逻辑符号，其中图a a为为CPCP上升沿触上升沿触发，图发，图b b为为CPCP下降沿触发，除此之外，二者的逻辑功能完全下降沿触发，除此之外，二者的逻辑功能完全相同，图中相同，图中J J、K K为触发信号输入端。为触发信号输入端。图图12-11 12-11 边沿边沿JKJK触发器触发器a a）上升沿触发型）上升沿触发型 b b）下降沿触发型）下降沿触发型 （2 2）JKJK触发器的逻辑功能触发器的逻辑功能 下降沿触发的下降沿触发的JKJK触发器的逻辑功能

15、见表触发器的逻辑功能见表12-612-6，表，表12-712-7为为JKJK触发器简化的功能表，时序图如图触发器简化的功能表，时序图如图12-1212-12所示。所示。表表12-6 JK12-6 JK触发器功能表触发器功能表 CPJ KQ nQ n+1功能名称功能名称 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 1 1 1 0直接置直接置1直接置直接置0保持保持保持保持置置0置置0置置1置置1翻转翻转翻转翻转表表12-7 JK12-7 JK

16、触发器简化功能表触发器简化功能表 J KQ n+1 0 0 0 1 1 0 1 1Qn01图图12-12 JK12-12 JK触发器时序图触发器时序图 （3 3）边沿）边沿JKJK触发器的应用触发器的应用 74HC112 74HC112内含两个下降沿内含两个下降沿JKJK触发器，图触发器，图12-13a12-13a是利用是利用74HC11274HC112组成的二分频和四分频电路。组成的二分频和四分频电路。分频是指电路输出信号的频率是输入信号频率的分频是指电路输出信号的频率是输入信号频率的1/N1/N（其中（其中N N为整数，即分频次数），也就是说输出信号的周期是输入信号为整数，即分频次数），也

17、就是说输出信号的周期是输入信号周期的周期的N N倍。倍。图图12-13 74HC11012-13 74HC110构成的分频电路构成的分频电路a a）电路图）电路图 b b）波形图）波形图第二第二节节 计计数器数器一、一、计计数器的功能和分数器的功能和分类类 计数器是一种应用广泛的时序逻辑电路，它不仅可用来对计数器是一种应用广泛的时序逻辑电路，它不仅可用来对脉冲计数，而且还常用于数字系统的定时、延时、分频及构成脉冲计数，而且还常用于数字系统的定时、延时、分频及构成节拍脉冲发生器等等。节拍脉冲发生器等等。计数器按计数长度可分为二进制、十进制及计数器按计数长度可分为二进制、十进制及N N进制计数器。

18、进制计数器。按计数脉冲的引入方式可分为异步工作方式和同步工作方式计按计数脉冲的引入方式可分为异步工作方式和同步工作方式计数器两类。按计数的增减趋势可分为加法、减法及可逆计数器。数器两类。按计数的增减趋势可分为加法、减法及可逆计数器。计数器的组成和其它时序电路一样，都含有存储单元（这计数器的组成和其它时序电路一样，都含有存储单元（这里通称为计数单元），存储单元是由触发器构成的。里通称为计数单元），存储单元是由触发器构成的。1 1异步二进制计数器异步二进制计数器 （1 1）异步二进制加法计数器）异步二进制加法计数器 图图12-14所示是利用所示是利用3个下降沿个下降沿JK触发器构成的异步二进制加触

19、发器构成的异步二进制加法计数器。法计数器。二、异步计数器二、异步计数器图图12-14 12-14 异步二进制加法计数器异步二进制加法计数器 该计数器的状态转换特性表见表该计数器的状态转换特性表见表12-812-8，时序图如图，时序图如图12-1512-15所示所示。计数器的状态转换规律也可以采用如图计数器的状态转换规律也可以采用如图12-1612-16所示的状所示的状态转换图来表示。态转换图来表示。图图12-15 异步二进制加法计数器时序图异步二进制加法计数器时序图图图12-16 12-16 异步二进制加法计数器状态转换图异步二进制加法计数器状态转换图计数脉冲计数脉冲 CP序号序号计数器状态计

20、数器状态Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0表表12-8 12-8 状态转换表状态转换表 计数器还具有分频功能。由计数器还具有分频功能。由n n个触发器构成的二进制计数个触发器构成的二进制计数器，其末级触发器输出脉冲频率为器，其末级触发器输出脉冲频率为CPCP的的1/21/2n n ，即实现对，即实现对CPCP的的2 2n n分频。分频。异步异步3位二进制加法计数器也可采用上升沿位二进制加法计数器也可采用上升沿D触发器来构触发器来构成，如图成，如图12-17a。图图12-

21、17 12-17 上升沿触发的异步上升沿触发的异步3 3位二进制加法计数器位二进制加法计数器a a）逻辑图）逻辑图 b b）时序图）时序图 （2 2）异步二进制减法计数器异步二进制减法计数器 如图如图12-1812-18所示电路为下降沿触发的异步所示电路为下降沿触发的异步3 3位二进制减法位二进制减法计数器。电路的状态转换情况如图计数器。电路的状态转换情况如图12-1912-19所示，图所示，图12-2012-20为时为时序图。序图。图图12-18 12-18 异步二进制减法计数器异步二进制减法计数器图图12-19 12-19 异步二进制减法计数器状态转换图异步二进制减法计数器状态转换图图图1

22、2-20 12-20 异步二进制减法计数器时序图异步二进制减法计数器时序图 （3 3）异步二进制可逆计数器异步二进制可逆计数器 既能进行加计数又能进行减计数的计数器叫做可逆既能进行加计数又能进行减计数的计数器叫做可逆计数器。在可逆计数器中，有加减工作方式控制端，当计数器。在可逆计数器中，有加减工作方式控制端，当输入不同的控制信号时，该计数器的状态转换规律可以输入不同的控制信号时，该计数器的状态转换规律可以分别按加法计数器或减法计数器的计数规律进行工作。分别按加法计数器或减法计数器的计数规律进行工作。当然，电路中需要加入相应的控制逻辑电路。当然，电路中需要加入相应的控制逻辑电路。2 2异步十进制

23、计数器异步十进制计数器 图图12-2112-21所示是由所示是由4 4个个JKJK触发器构成的触发器构成的84218421码异步十码异步十进制加法计数器，该电路具有进位功能。进制加法计数器，该电路具有进位功能。图图12-21 12-21 异步十进制加法计数器异步十进制加法计数器十进制计数器状态转换表见表十进制计数器状态转换表见表12-912-9，时序图如图，时序图如图12-2212-22所示。所示。计数脉冲计数脉冲CPCP序号序号计数器状态计数器状态 Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0进位进位对应十对应十 进制数进制数0 01 12 23 34 45 56 67 78 89

24、 910100 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 10 0 0 00 0 0 00 00 00 00 00 00 00 00 00 01 10 00 01 12 23 34 45 56 67 78 89 90 0表表12-9 12-9 十进制计数器状态转换表十进制计数器状态转换表图图12-22 12-22 异步十进制加法计数器时序图异步十进制加法计数器时序图

25、 3 3异步异步N N进制计数器进制计数器 在实际工作中，还需要其它不同进制的计数器，我们把在实际工作中，还需要其它不同进制的计数器，我们把这些计数器称为这些计数器称为N N进制计数器。异步进制计数器。异步N N进制计数器的构成方式进制计数器的构成方式和异步十进制计数器基本相同，也是在二进制计数器的基础和异步十进制计数器基本相同，也是在二进制计数器的基础上，利用一定的方法跳过多余的状态后实现的。例如，五进上，利用一定的方法跳过多余的状态后实现的。例如，五进制计数器可以用三个触发器组成，其状态转换规律可以按图制计数器可以用三个触发器组成，其状态转换规律可以按图12-2312-23所示的状态转换图

26、进行。所示的状态转换图进行。图图12-23 12-23 五进制计数器的状态转换图五进制计数器的状态转换图三、同步计数器三、同步计数器 1 1同步二进制加法计数器同步二进制加法计数器 如图如图12-24a12-24a所示是一个由所示是一个由3 3个个JKJK触发器构成的同步触发器构成的同步3 3位二位二进制加法计数器，进制加法计数器，CPCP输入的是计数脉冲。输入的是计数脉冲。其时序图如图其时序图如图12-24b所示所示。同步同步3 3位二进制计数器的状态转换特性表与异步二位二进制计数器的状态转换特性表与异步二进制计数器完全相同。进制计数器完全相同。图图12-24 12-24 同步同步3 3位二

27、进制计数器位二进制计数器a a）逻辑图）逻辑图 b b）时序图）时序图 2 2同步十进制计数器同步十进制计数器 若在同步二进制计数器的基础上，通过一定的方法跳若在同步二进制计数器的基础上，通过一定的方法跳过多余的无效状态后，也可构成同步十进制计数器。过多余的无效状态后，也可构成同步十进制计数器。同步十进制计数器的时序图和状态转换特性表与异步同步十进制计数器的时序图和状态转换特性表与异步十进制计数器的完全相同。十进制计数器的完全相同。1 174HC16174HC161 74HC161 74HC161是一种可预置数的同步计数器，在计数脉冲上是一种可预置数的同步计数器，在计数脉冲上升沿作用下进行加法

28、计数，其主要功能如下：升沿作用下进行加法计数，其主要功能如下：（1）清零）清零 （2 2）预置数）预置数 （3 3）计数控制）计数控制 （4 4）进位）进位 四、通用集成计数器四、通用集成计数器 图图12-2512-25所示是利用所示是利用74HC16174HC161和一个与非门组成的六进制和一个与非门组成的六进制计数器。计数器。图图12-25 74HC16112-25 74HC161构成的六进制计数器构成的六进制计数器 当需要位数更多的计数器时，可按如图当需要位数更多的计数器时，可按如图12-26所示电路所示电路进行级联。进行级联。图图12-26 74HC16112-26 74HC161的级

29、联电路的级联电路 2 274HC19274HC192 74HC192 74HC192为可预置同步为可预置同步84218421码十进制加码十进制加/减可逆计数器，减可逆计数器，它有两个时钟脉冲输入端，进行加计数或减计数时，有各自它有两个时钟脉冲输入端，进行加计数或减计数时，有各自的时钟脉冲输入端，可以进行加计数或减计数。的时钟脉冲输入端，可以进行加计数或减计数。其主要功能如下：其主要功能如下：（1 1）异步清零）异步清零 （2 2）预置数（为异步置数）预置数（为异步置数）（3 3）可逆计数）可逆计数 当计数时钟脉冲当计数时钟脉冲CPCP加至加至CPCPU U且且CPCPD D为高为高电平时，计数

30、器在电平时，计数器在CPCP上升沿的作用下进行加计数；当计数时上升沿的作用下进行加计数；当计数时钟脉冲钟脉冲CPCP加至加至CPCPD D且且CPCPU U为高电平时，计数器在为高电平时，计数器在CPCP上升沿的作上升沿的作用下进行减计数。用下进行减计数。另外，另外，74HC19274HC192还具有进位输出端还具有进位输出端 和借位输出端和借位输出端 。当进行加计数并且计数到。当进行加计数并且计数到9 9（Q Q3 3Q Q2 2Q Q1 1Q Q0 0=1001=1001），同时），同时CPCPU U为为低电平时，进位输出端低电平时，进位输出端 为低电平，其它情况为高电平。为低电平，其它情

31、况为高电平。当进行减计数并且计数到当进行减计数并且计数到0 0（Q Q3 3Q Q2 2Q Q1 1Q Q0 0=0000=0000），同时），同时CPCPD D为低为低电平时，借位输出端电平时，借位输出端 为低电平，其它情况为高电平。为低电平，其它情况为高电平。图图12-27 74HC19212-27 74HC192的串行级联应用的串行级联应用图图12-2712-27所示是所示是74HC19274HC192的串行级联应用时的电路图。的串行级联应用时的电路图。第三节第三节 寄存器寄存器一、寄存器的功能和分类一、寄存器的功能和分类 存放数码的逻辑部件称为寄存器。寄存器必须具有记忆存放数码的逻辑部

32、件称为寄存器。寄存器必须具有记忆单元单元触发器，因为触发器具有触发器，因为触发器具有0 0和和1 1两个稳定状态，所以两个稳定状态，所以一个触发器只能存放一个触发器只能存放1 1位二进制数码，存放位二进制数码，存放N N位数码就应具备位数码就应具备N N个触发器。个触发器。一般寄存器都是在时钟脉冲的作用下把数据存放或送出一般寄存器都是在时钟脉冲的作用下把数据存放或送出触发器的，故寄存器还必须具有起控制作用的电路，以保证触发器的，故寄存器还必须具有起控制作用的电路，以保证信号的接收和清除。信号的接收和清除。寄存器按所具备的功能不同可分为两大类：数码寄存器寄存器按所具备的功能不同可分为两大类：数码

33、寄存器和移位寄存器。和移位寄存器。二、数码寄存器二、数码寄存器 数码寄存器只具有接收数码和清除原有数码的功能。数码寄存器只具有接收数码和清除原有数码的功能。1 1工作原理工作原理 图图12-2812-28是一个由四个是一个由四个D D触发器构成的四位数码寄存器，触发器构成的四位数码寄存器，在在CPCP上升沿的作用下，将四位数码寄存到四个触发器中。上升沿的作用下，将四位数码寄存到四个触发器中。图图12-28 12-28 数码寄存器数码寄存器 2 2集成数码寄存器集成数码寄存器 集成数码寄存器种类较多，常见的有两种：一种是由触集成数码寄存器种类较多，常见的有两种：一种是由触发器构成的，另一种是由锁

34、存器构成的。发器构成的，另一种是由锁存器构成的。锁存器与触发器的区别是：锁存器的时钟脉冲触发方式锁存器与触发器的区别是：锁存器的时钟脉冲触发方式为电平触发，实际上就是同步工作方式的触发器。此时，时为电平触发，实际上就是同步工作方式的触发器。此时，时钟脉冲信号又称为使能信号，分高电平有效和低电平有效两钟脉冲信号又称为使能信号，分高电平有效和低电平有效两种。当使能信号有效时，由锁存器组成的寄存器，其输出跟种。当使能信号有效时，由锁存器组成的寄存器，其输出跟随输入数码的变化而变化；当使能信号结束时，输出保持使随输入数码的变化而变化；当使能信号结束时，输出保持使能信号跳变时的状态不变，因此这一类寄存器

35、有时也称为能信号跳变时的状态不变，因此这一类寄存器有时也称为“透明透明”寄存器。寄存器。三、移位寄存器三、移位寄存器 移位寄存器除具有存储数码的功能外，还具有使存储的数移位寄存器除具有存储数码的功能外，还具有使存储的数码移位的功能。码移位的功能。1 1单向移位寄存器单向移位寄存器 图图12-2912-29所示是用所示是用D D触发器组成的单向移位寄存器。触发器组成的单向移位寄存器。图图12-29 12-29 单向移位寄存器单向移位寄存器 图图12-2912-29所示电路称为串行输入、并行输出、串行输出所示电路称为串行输入、并行输出、串行输出单向移位寄存器，简称串入单向移位寄存器，简称串入/并出

36、（串出）移位寄存器。其并出（串出）移位寄存器。其时序图时序图如图如图12-30所示。所示。图图12-30 12-30 单向移位寄存器数码移动过程时序图单向移位寄存器数码移动过程时序图 移位寄存器的输入也可以采用并行输入方式。图移位寄存器的输入也可以采用并行输入方式。图12-3112-31所所示是一个串行或并行输入、串行输出的移位寄存器电路。示是一个串行或并行输入、串行输出的移位寄存器电路。在在并行输入时，采用了两步工作方式并行输入时，采用了两步工作方式。图图12-31 12-31 串并输入串并输入/串行输出移位寄存器串行输出移位寄存器 若在单向移位寄存器中再添加一些控制门，可以构成若在单向移位

37、寄存器中再添加一些控制门，可以构成在控制信号作用下既能左移又能右移的双向移位寄存器。在控制信号作用下既能左移又能右移的双向移位寄存器。2 2集成移位寄存器集成移位寄存器 74HC164 74HC164为串行输入为串行输入/并行输出并行输出8 8位移位寄存器。它有两个位移位寄存器。它有两个可控串行数据输入端可控串行数据输入端A A和和B B，串行输入的数据等于二者的与逻，串行输入的数据等于二者的与逻辑。辑。图图12-32所示是利用所示是利用74HC164构成的发光二极管循环点亮构成的发光二极管循环点亮/熄灭控制电路。熄灭控制电路。R、C 构成上电复位电路。构成上电复位电路。图图12-32 12-32 发光二极管循环点亮发光二极管循环点亮/熄灭控制电路熄灭控制电路 当需要位数更多的移位寄存器时，可利用多片当需要位数更多的移位寄存器时，可利用多片74HC16474HC164进行级联。图进行级联。图12-3312-33是利用两片是利用两片74HC16474HC164级级联组成的联组成的1616位移位寄存器。位移位寄存器。图图12-33 74HC16412-33 74HC164的级联的级联