唐朔飞高教计算机组成原理课后习题答案.pptx

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1、 1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3 计算机系统计算机硬件、软件和数据通信设备的物理或逻辑的综合体。计算机硬件计算机的物理实体。计算机软件计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。第1页/共339页 5.冯诺依曼计算机的特点是什么？解：冯氏计算机的特点是：P8 由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同一形式（二进制形式）存于存储器中；指令由操作码、地址码两大部分组成；指令在存储器中顺序存放，通常自动顺序取出执行；以运算器为中心（原始冯氏机）。第2页/共339页 7.解释概念

2、：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：主机是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；CPU中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成；（早期的运、控不在同一芯片上）讲评：一种不确切的答法：CPU与MM合称主机；运算器与控制器合称CPU。这类概念应从性质和结构两个角度共同解释较确切。第3页/共339页 主存计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；(由存储体、各种逻辑部件及控制电路组成）存储单元可存放一个机器字并具有特定存储地址的存储单位；存储元件存

3、储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；存储字一个存储单元所存二进制代码的逻辑单位；第4页/共339页 存储字长一个存储单元所存二进制代码的位数；存储容量存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）机器字长CPU能同时处理的数据位数；指令字长一条指令的二进制代码位数；第5页/共339页 8.解释下列英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS 解：全面的回答应分英文全称、中文名、中文解释三部分。CPUCentral Processing Unit，中央

4、处理机（器），中文解释见7题，略；PCProgram Counter，程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器；第6页/共339页 IRInstruction Register，指令寄存器，存放当前正在执行的指令的寄存器；CUControl Unit，控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件；ALUArithmetic Logic Unit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件；ACCAccumulator，累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器；第7页/共339页 MQMultiplier

5、-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。X此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；MARMemory Address Register，存储器地址寄存器，内存中用来存放欲访问存储单元地址的寄存器；第8页/共339页 MDRMemory Data Register，存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；I/OInput/Output equipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送；

6、MIPSMillion Instruction Per Second，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位；第9页/共339页 CPICPICycle Per InstructionCycle Per Instruction，执行一条指令所需时钟周期数执行一条指令所需时钟周期数，计算机运算速度指标计算机运算速度指标计量单位计量单位之一；之一；FLOPSFloating Point Operation Per Second，每秒浮点运算次数，计算机运算速度计量单位之一。第10页/共339页 11.指令和数据都存于存储器中,计算机如何区分它们？解：计算机硬件主要通过不同的时间段

7、来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。另外也可通过地址来源区分，从PC指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。第11页/共339页系 统 总 线第 三 章第12页/共339页 1.什么是总线？总线传输有何特点？为了减轻总线的负载，总线上的部件都应具备什么特点？解：总线是多个部件共享的传输部件；总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用；为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。第13页/共339页 4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？

8、哪种方式响应时间最快？哪种方式对电路故障最敏感？解：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。第14页/共339页 5.解释概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期、总线的通信控制。解：总线宽度指数据总线的位（根）数，用bit（位）作单位。总线带宽指总线在单位时间内可以传输的数

9、据总量，相当于总线的数据传输率，等于总线工作频率与总线宽度（字节数）的乘积。总线复用指两种不同性质且不同时出现的信号分时使用同一组总线，称为总线的“多路分时复用”。第15页/共339页 总线的主设备（主模块）指一次总线传输期间，拥有总线控制权的设备（模块）；总线的从设备（从模块）指一次总线传输期间，配合主设备完成传输的设备（模块），它只能被动接受主设备发来的命令；总线的传输周期总线完成一次完整而可靠的传输所需时间；总线的通信控制指总线传送过程中双方的时间配合方式。第16页/共339页 6.试比较同步通信和异步通信。解：同步通信由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度

10、差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；异步通信不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。第17页/共339页 8.为什么说半同步通信同时保留了同步通信和异步通信的特点？解：半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。第18页/共339页 10.什么是总线标准？为什么要设置总线标准？目前流行的总线标准有哪些？什么是即插即用？哪些总线有这一特点？解：总线标准可理解为系统与模块、模块与模块之间的互连的标准界面。总线标准

11、的设置主要解决不同厂家各类模块化产品的兼容问题；目前流行的总线标准有：ISA、EISA、PCI等；即插即用指任何扩展卡插入系统便可工作。EISA、PCI等具有此功能。第19页/共339页 11.画一个具有双向传输功能的总线逻辑图。解：此题实际上是要求设计一个双向总线收发器，设计要素为三态、方向、使能等控制功能的实现，可参考74LS245等总线缓冲器芯片内部电路。逻辑图如下：（n位）GDIRA1B1AnBn 使能控制方向控制第20页/共339页错误的设计：CPUMMI/O1I/O2I/On系统总线系统总线存储总线存储总线这个方案的错误是：不合题意。按题意要求应画出逻辑线路图而不是逻辑框图。第21

12、页/共339页 12.设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计：（1）设计一个电路，在同一时间实现DA、DB和DC寄存器间的传送；（2）设计一个电路，实现下列操作：T0时刻完成D总线；T1时刻完成总线A；T2时刻完成A总线；T3时刻完成总线B。第22页/共339页令：令：BUSBUSA=BUSA=BUSB=BUSB=BUSC=CPC=CP；D DBUS=-OEBUS=-OE；当当CPCP前沿到来时，将前沿到来时，将D DA A、B B、C C。解：（1）采用三态输出的D型寄存器74LS374做A、B、C、D四个寄存器，其输出可直接挂总线。A、B、C

13、三个寄存器的输入采用同一脉冲打入。注意-OE为电平控制，与打入脉冲间的时间配合关系为：-OE-OE：CPCP：第23页/共339页 现以8位总线为例，设计此电路，如下图示：数据总线数据总线D7D7D0D0BUSBUSA A1Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 D D1Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 A A1Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 B B1Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 C CBUSBUSC CBUSBUSB BBUSBUSD DD DBUSBUSC CBU

14、SBUSB BBUSBUSA ABUSBUS第24页/共339页 （2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁存器采用74LS373（电平使能输入）。节拍、脉冲配合关系如下：时钟：时钟：CLKCLK：节拍电平：节拍电平：TiTi：打入脉冲：打入脉冲：PiPi：图中，脉冲图中，脉冲包包在电平中，为了在电平中，为了留有留有较多的较多的传送时间，脉冲设置在靠近电平传送时间，脉冲设置在靠近电平后沿处后沿处。第25页/共339页 节拍、脉冲分配逻辑如下：二位二位格雷格雷码同码同步计步计数器数器1 1&1 11 11 1G Y0G Y0 Y1 Y11/21391/

15、2139 Y3 Y3A A B Y2B Y21 1CLKCLKP0P0P1P1P2P2P3P3T0T0T1T1T2T2T3T3-T0-T0-T1-T1-T2-T2-T3-T3第26页/共339页节拍、脉冲时序图如下：CLKCLK：T0T0：T1T1：T2T2：T3T3：P0P0：P1P1：P2P2：P3P3：第27页/共339页 以8位总线为例，电路设计如下：（图中，A、B、C、D四个寄存器与数据总线的连接方法同上。）=1 11Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 A A1Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 B BBUSBUSB BD

16、DBUSBUSC CBUSBUSB BBUSBUSA ABUSBUSBUSBUSA A1Q 8Q1Q 8QOE OE 1D 8D 1D 8D374374 D DBUSBUSD D1Q 8Q1Q 8Q OE G OE G 1D 8D1D 8D3733731Q 8Q1Q 8QOE OE 1D 8D 1D 8DBUSBUSC C374374 C C=1 1T1 T3 T0 T2T1 T3 T0 T2数据总线（数据总线（D7D0D7D0）令：令：A ABUS=-T2BUS=-T2 D DBUS=-T0BUS=-T0 BUS BUSA=P1A=P1 BUS BUSB=P3B=P3返回目录返回目录第28页

17、/共339页 14.设总线的时钟频率为8MHz，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？解：总线宽度=16位/8=2B 总线带宽=8MHz2B=16MB/s第29页/共339页 15.在一个32位的总线系统中，总线的时钟频率为66MHz，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？解法1：总线宽度=32位/8=4B 时钟周期=1/66MHz=0.015s 总线最短传输周期=0.015s4 =0.06s 总线最大数据传输率=4B/0.06s =66.67MB/s第30页/共339页解法2：总

18、线工作频率=66MHz/4 =16.5MHz 总线最大数据传输率 =16.5MHz4B=66MB/s 若想提高总线的数据传输率，可提高总线的时钟频率，或减少总线周期中的时钟个数，或增加总线宽度。第31页/共339页 16.在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。若要求每秒传送120个字符，试求传送的波特率和比特率。解：一帧=1+8+1+2=12位 波特率=120帧/秒12位 =1440波特 比特率=1440波特（8/12）=960bps或：比特率=120帧/秒8=960bps第32页/共339页存 储 器第 四 章第33页/共339页 3.存储器的层次

19、结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache主存和主存辅存这两个存储层次上。Cache主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。主存辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。第34页/共339页 综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存辅存层次的调度

20、目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。第35页/共339页 4.说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间 5.什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns

21、，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=1/200ns 32位=160M位/秒=20MB/S=5M字/秒 注意字长（32位）不是16位。（注：本题的兆单位来自时间=106）第36页/共339页 6.某机字长为32位，其存储容量是64KB，按字编址其寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是64KB时，按字节编址的寻址范围就是64KB，则：按字寻址范围=64K8/32=16K字 按字节编址时的主存地址分配图如下：0 01 12 236 65 54 4655346553465532655327 7655

22、35655356553365533字地址字地址字地址字地址 HB HB 字节地址字节地址字节地址字节地址LBLB0 04 48 865528655286553265532第37页/共339页讨论：1、在按字节编址的前提下，按字寻址时，地址仍为16位，即地址编码范围仍为064K-1，但字空间为16K字，字地址不连续。2、字寻址的单位为字，不是B（字节）。3、画存储空间分配图时要画出上限。第38页/共339页 7.一个容量为16K32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K4位，2K8位，4K4位，16K1位，4K8位，8K8位 解：地址线和数据

23、线的总和=14+32=46根；各需要的片数为：1K4：16K32/1K4=168=128片 2K8：16K32/2K 8=8 4=32片 4K4：16K32/4K 4=4 8=32片 16K1：16K 32/16K 1=32片 4K8：16K32/4K8=4 4=16片 8K8：16K32/8K 8=2X4=8片 第39页/共339页讨论：地址线根数与容量为2的幂的关系，在此为214，14根；数据线根数与字长位数相等，在此为32根。（注：不是2的幂的关系。）：32=25，5根第40页/共339页8.试比较静态RAM和动态RAM。答：静态RAM和动态RAM的比较见下表：特性特性特性特性SRAMS

24、RAMDRAMDRAM存储信息存储信息存储信息存储信息触发器触发器触发器触发器电容电容电容电容破坏性读出破坏性读出破坏性读出破坏性读出非非非非是是是是需要刷新需要刷新需要刷新需要刷新不要不要不要不要需要需要需要需要送行列地址送行列地址送行列地址送行列地址同时送同时送同时送同时送分两次送分两次送分两次送分两次送运行速度运行速度运行速度运行速度快快快快慢慢慢慢集成度集成度集成度集成度低低低低高高高高发热量发热量发热量发热量大大大大小小小小存储成本存储成本存储成本存储成本高高高高低低低低功耗功耗功耗功耗高高高高低低低低可靠性可靠性可靠性可靠性高高高高低低低低可用性可用性可用性可用性使用方便使用方便使

25、用方便使用方便不方便不方便不方便不方便适用场合适用场合适用场合适用场合高速小容量存储器高速小容量存储器高速小容量存储器高速小容量存储器大容量主存大容量主存大容量主存大容量主存第41页/共339页 9.什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷新对DRAM定期进行的全部重写过程；刷新原因因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新；分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间；异步式：是集中式和分散式的折衷。第42页/共339页讨论：1

26、）刷新与再生的比较：共同点：动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现；操作性质一样。都是属于重写操作。第43页/共339页区别：解决的问题不一样。再生主要解决DRAM存储元破坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最大间隔时间为周期定时重复进行。动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。第44页/共339页 芯片内部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于

27、CAS信号无效，芯片数据引脚上无读出数据输出（唯RAS有效刷新，内部读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。2）CPU访存周期与存取周期的区别：CPU访存周期是从CPU一边看到的存储器工作周期，他不一定是真正的存储器工作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。第45页/共339页 3）分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。4）刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。第46页/共339页 10.半导体存储器芯片的译码驱动方式

28、有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。第47页/共339页 11.一个8K8位的动态RAM芯片，其内部结构排列成256256形式，存取周期为0.1s。试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少？注：该题题意不太明确。实际上，只有异步刷新需要计算刷新间隔。解：设DRAM的刷新最大间隔时间为2ms，则 异步刷新的刷新间隔=2ms

29、/256行 =0.0078125ms=7.8125s 即：每7.8125s刷新一行。集中刷新时，刷新最晚启动时间=2ms-0.1s256行 =2ms-25.6s=1974.4s第48页/共339页 集中刷新启动后，刷新间隔=0.1s 即：每0.1s刷新一行。集中刷新的死时间=0.1s256行 =25.6s 分散刷新的刷新间隔=0.1s2=0.2s 即：每0.2s刷新一行。分散刷新一遍的时间 =0.1s2256行=51.2s 则 分散刷新时，2ms内可重复刷新遍数 =2ms/51.2s 39遍第49页/共339页 12.画出用10244位的存储芯片组成一个容量为64K8位的存储器逻辑框图。要求将

30、64K分成4个页面，每个页面分16组，指出共需多少片存储芯片？（注：将存储器分成若干个容量相等的区域，每一个区域可看做一个页面。）解：设采用SRAM芯片，总片数=64K 8位/1024 4位 =64 2=128片 题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量=总容量/页面数 =64K 8位/4 =16K 8位；第50页/共339页 组容量=页面容量/组数 =16K 8位/16=1K 8位；组内片数=组容量/片容量 =1K8位/1K4位=2片；地址分配：页面号页面号 组号组号 组内地址组内地址2 4 102 4 10 组逻辑图如下

31、：（组逻辑图如下：（位扩展位扩展）1K1K 4 4SRAMSRAM1K1K 4 4SRAMSRAMA A9090-WE-WE-CSi-CSiD D7 7D D6 6D D5 5D D4 4 D D3 3D D2 2D D1 1D D0 01K1K 8 8第51页/共339页 页面逻辑框图：（字扩展）1K1K 8 8（组（组0 0）1K1K 8 8（组（组1 1）1K1K 8 8（组（组2 2）1K1K 8 8（组（组1515）组组译译码码器器4:16-CS0-CS0-CS1-CS1-CS2-CS2-CS15-CS15A A9090 -WE D -WE D7070A10A10A11A11A12A

32、12A13A13-CEi-CEi16K16K 8 8GG第52页/共339页 存储器逻辑框图：（字扩展）16K16K 8 8（页面（页面0 0）16K16K 8 8（页面（页面1 1）16K16K 8 8（页面（页面2 2）16K16K 8 8（页面（页面3 3）页页面面译译码码器器2:42:4A14A14A15A15-CE0-CE0-CE1-CE1-CE2-CE2-CE3-CE3A130 -WE D70A130 -WE D70第53页/共339页 13.设有一个64K8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选

33、择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数=64K 8位 =512K位=219位；思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。第54页/共339页 设地址线根数为a，数据线根数为b，则片容量为：2a b=219；b=219-a；若a=19，b=1，总和=19+1=20；a=18，b=2，总和=18+2=20；a=17，b=4，总和=17+4=21；a=16，b=8 总和=16+8=24；由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2的幂变化。

34、结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线=19根，数据线=1根；或地址线=18根，数据线=2根。第55页/共339页 14.某某8位位微型机微型机地址码为地址码为18位位，若使用，若使用4K4位位的的RAM芯片组成模块板结构的存储器，试问：芯片组成模块板结构的存储器，试问：（1）该机所允许的）该机所允许的最大主存空间最大主存空间是多少？是多少？（2）若每个模块板为）若每个模块板为32K8位位，共需，共需几个几个模块板？模块板？（3）每个模块板内共有）每个模块板内共有几片几片RAM芯片？芯片？（4）共有）共有多少片多少片RAM？（5）CPU如何如何选择选择各

35、模块板？各模块板？第56页/共339页 解：（1）218=256K，则该机所允许的最大主存空间是256K8位（或256KB）；（2）模块板总数=256K8/32K8 =8块；（3）板内片数=32K8位/4K4位 =8 2=16片；（4）总片数=16片 8=128片；（5）CPU通过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下：板地址板地址 片地址片地址 片内地址片内地址3 3 123 3 1217 15 14 12 11 0第57页/共339页 15.设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读/写命令信号（高电平为读，低电平为

36、写）。现有这些存储芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适的芯片，画出CPU和存储芯片的连接图。要求如下：（1）最小4K地址为系统程序区，409616383地址范围为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。第58页/共339页 解：（1）地址空间分配图如下：4K4K（ROMROM）4K4K（SRAMSRAM）4K4K（SRAMSRAM）4K4K（SRAMSRAM）04095 04095 40968191 40968191 819212287 8192

37、1228712288163831228816383 65535 65535Y0Y0Y1Y1Y2Y2Y3Y3A15=1A15=1A15=0A15=0第59页/共339页 （2）选片：ROM：4K 4位：2片；RAM：4K 8位：3片；（3）CPU和存储器连接逻辑图及片选逻辑：4K4K 4 4ROMROM7413874138（3 3：8 8）4K4K 4 4ROMROM4K4K 8 8RAMRAM4K4K 8 8RAMRAM4K4K 8 8RAMRAM-CS0 -CS1 -CS2 -CS3-CS0 -CS1 -CS2 -CS3-MREQ-MREQA15A15A14A14A13A13A12A12CB

38、A -Y0-G2A -G2B-G2A -G2BG1G1+5V+5VCPUCPUA110A110R/-WR/-WD30D30D74D74-Y1-Y2-Y3第60页/共339页讨论：讨论：1 1）选片：选片：当采用字扩展和位扩展所用芯当采用字扩展和位扩展所用芯片一样多时，片一样多时，选位扩展选位扩展。理由：理由：字扩展需设计片选译码，较麻烦，字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。而位扩展只需将数据线按位引出即可。本题如选用本题如选用2K82K8 ROM ROM，则，则RAMRAM也应选也应选2K82K8的。否则片选要采用二级译码，实现较的。否则片选要采用二级译码，实现较麻

39、烦。麻烦。当需要当需要RAMRAM、ROMROM等多种芯片等多种芯片混用混用时，应时，应尽量选容量等外特性较为一致的芯片，以便于尽量选容量等外特性较为一致的芯片，以便于简化简化连线。连线。2 2）应尽可能的应尽可能的避免避免使用二级译码，以使使用二级译码，以使设计简练。但要注意在需要二级译码时如果不设计简练。但要注意在需要二级译码时如果不使用，会使选片产生使用，会使选片产生二意性二意性。第61页/共339页 3 3）片选译码器的片选译码器的各输出各输出所选的存储区域是所选的存储区域是一样一样大大的，因此所选芯片的的，因此所选芯片的字容量应一致字容量应一致，如不一致时，如不一致时就要考虑二级译码

40、。就要考虑二级译码。4 4）其它常见错误：其它常见错误：EPROM EPROM的的PDPD端接地；端接地；（PDPD为为功率下降功率下降控制端，当输入为高时，进入功率控制端，当输入为高时，进入功率下降状态。因此下降状态。因此PDPD端的合理接法是与片选端端的合理接法是与片选端-CS-CS并联并联。）ROM ROM连读连读/写控制线写控制线-WE-WE；（ROMROM无读无读/写控制端）写控制端）注：注：该题缺少该题缺少“系统程序工作区系统程序工作区”条件。条件。第62页/共339页 16.CPU假设同上题，现有8片8K8位的RAM芯片与CPU相连。（1）用74138译码器画出CPU与存储芯片的

41、连接图；（2）写出每片RAM的地址范围；（3）如果运行时发现不论往哪片RAM写入数据，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？第63页/共339页 解：（1）CPU与存储器芯片连接逻辑图：CPUCPU8K8K 8 8SRAMSRAM7413874138（3 3：8 8）R/-WD70A1208K8K 8 8SRAMSRAM8K8K 8 8SRAMSRAM8K8K 8 8SRAMSRAM-G2A-G2A-G2B-G2BA AB BC C-MREQA13A14A15-CS0 -CS

42、1 -CS2 -CS7-CS0 -CS1 -CS2 -CS7+5V+5VG1G1第64页/共339页 （2）地址空间分配图：8K 8 RAM8K 8 RAM8K 8 RAM8K 8 RAM8K 8 RAM8K 8 RAM8K 8 RAM8K 8 RAMY0Y1Y2Y3Y4Y5Y6Y708191819216383163842457524576327673276840959409604915149152573435734465535第65页/共339页 （3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可

43、能总是处于低电平。可能的情况有：1）该片的-CS端与-WE端错连或短路；2）该片的-CS端与CPU的-MREQ端错连或短路；3）该片的-CS端与地线错连或短路；在此，假设芯片与译码器本身都是好的。第66页/共339页 （4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”的情况。此时存储器只能寻址A13=1的地址空间，A13=0的另一半地址空间将永远访问不到。若对A13=0的地址空间进行访问，只能错误地访问到A13=1的对应空间中去。第67页/共339页 22.某机字长为16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措

44、施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：0 08 8M0M08K8K1 19 9M1M18K8K2 21010M2M28K8K3 31111M3M38K8K4 41212M4M48K8K5 51313M5M58K8K6 61414M6M68K8K7 71515M7M78K8K存储管理存储管理存储总线存储总线存储总线存储总线第68页/共339页8体交叉访问时序：启动启动启动启动M0M0：启动启动启动启动M1M1：启动启动启动启动M2M2：启动启动启动启动M3M3：启动启动启动启动M4M4：启动启动启动启动M5M5：启动启动启动启动M6M

45、6：启动启动启动启动M7M7：t t单体存取周期单体存取周期单体存取周期单体存取周期由图可知：每隔由图可知：每隔由图可知：每隔由图可知：每隔1/81/8个存取周期就可在存储总线上获得一个数据。个存取周期就可在存储总线上获得一个数据。个存取周期就可在存储总线上获得一个数据。个存取周期就可在存储总线上获得一个数据。第69页/共339页 23.设CPU共有16根地址线，8根数据线，并用M/-IO作为访问存储器或I/O的控制信号（高电平为访存，低电平为访I/O)，-WR（低电平有效）为写命令，-RD（低电平有效）为读命令。设计一个容量为64KB的采用低位交叉编址的8体并行结构存储器。现有右图所示的存储

46、芯片及138译码器。画出CPU和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。RAMRAMA Ai iA A0 0OEOED Dn nD D0 0WEWECECE-OE -OE 允许读允许读允许读允许读-WE -WE 允许写允许写允许写允许写-CE -CE 片选片选片选片选第70页/共339页解：芯片容量=64KB/8=8KB 每个芯片（体）的地址范围以8为模低位交叉分布如下：8K8K 8 RAM8 RAM8K8K 8 RAM8 RAM8K8K 8 RAM8 RAM8K8K 8 RAM8 RAM8K8K 8 RAM8 RAM8K8K 8 RAM8 RA

47、M8K8K 8 RAM8 RAM8K8K 8 RAM8 RAMY0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y70000H0000H，0008H0008H，FFF8HFFF8H0001H0001H，0009H0009H，FFF9HFFF9H0002H0002H，000AH000AH，FFFAHFFFAH0003H0003H，000BH000BH，FFFBHFFFBH0004H0004H，000CH000CH，FFFCHFFFCH0005H0005H，000DH000DH，FFFDHFFFDH0006H0006H，000EH000EH，FFFEHFFFEH0007H0007H，00

48、0FH000FH，FFFFHFFFFH地址空间分配图：地址空间分配图：地址空间分配图：地址空间分配图：地址范围：地址范围：地址范围：地址范围：第71页/共339页方案1：8体交叉编址的CPU和存储芯片的连接图：CPUCPU8K8KB BSRAMSRAM0 0体体7413874138（3 3：8 8）-WR-WR-RD-RDD70D70A153A1538K8KB BSRAMSRAM1 1体体8K8KB BSRAMSRAM2 2体体8K8KB BSRAMSRAM7 7体体-G2A -G2B-G2A -G2BA AB BC CM/-IOM/-IOA0A0A1A1A2A2-Y0 -Y1 -Y2 -Y7

49、-Y0 -Y1 -Y2 -Y7G1G1-WE-WE-WE-WE-WE-WE-WE-WE-OE-OE-OE-OE-OE-OE-OE-OE-CE-CE-CE-CE-CE-CE-CE-CE 注：注：注：注：此设计方案只能此设计方案只能此设计方案只能此设计方案只能实现实现实现实现八体之间的八体之间的八体之间的八体之间的低位交叉寻址低位交叉寻址低位交叉寻址低位交叉寻址，但，但，但，但不不不不能实现八体并行操作能实现八体并行操作能实现八体并行操作能实现八体并行操作。第72页/共339页方案2：8体交叉并行存取系统体内逻辑如下：8K8KB BSRAMSRAM-WE-WE-OE-OE输输入入地地址址缓缓冲冲输

50、输入入数数据据缓缓冲冲-CE-CEA120A120D70D70输输出出数数据据缓缓冲冲片选信号扩展片选信号扩展A153A153D70D70读命令读命令扩展扩展写命令写命令扩展扩展-Yi-Yi-RD-RD-WR-WRi i体体体体M/-IOM/-IO 由于存储器由于存储器由于存储器由于存储器单单单单体体体体的存取周期为的存取周期为的存取周期为的存取周期为T T，而，而，而，而CPUCPU的总线访的总线访的总线访的总线访存周期为存周期为存周期为存周期为（1/81/8）T T，故体内逻辑要支，故体内逻辑要支，故体内逻辑要支，故体内逻辑要支持单体的持单体的持单体的持单体的独立工作独立工作独立工作独立工