组合电路应用实验.pdf

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1、3 3组合电路应用实验组合电路应用实验3.13.1用小规模集成电路进行组合逻辑电路设计实验用小规模集成电路进行组合逻辑电路设计实验1.1.实验目的实验目的（1）掌握用小规模集成电路设计组合逻辑电路的方法。（2）用实验验证所设计电路的逻辑功能。2 2实验原理实验原理数字逻辑电路根据逻辑功能的不同特点分为两大类，一类叫做组合逻辑电路，另一类是时序逻辑电路。组合逻辑电路任何时刻的输出仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态没有任何关系。根据实际给出的逻辑问题，求出实现这一逻辑功能的最佳逻辑电路，这就是组合逻辑电路设计所要完成的任务。由小规模集成电路（SSI）构成组合逻辑电路

2、设计一般可分为以下 5 个步骤进行：（1）分析任务要求，确定输入和输出变量之间的逻辑关系，列出真值表。（2）根据真值表，写出逻辑表达式，并用布尔代数法或卡诺图法化简，得出最简的逻辑函数表达式。（3）按化简后的逻辑表达式，对照真值表进行功能检查，以确定所设计的电路是否符合要求。（4）按照具体情况对化简后的逻辑表达式进行整理，具体可能是：从尽可能简单的角度来考虑选用元器件。设计任务中规定了所用的电路类型，如规定用与非门、或非门、与或非门等。从经济角度考虑选用价格便宜的元件或利用现有的元件来构成电路。（5）选用元件时，可以用同类型号的元件来实现相同的逻辑功能。对于小规模器件来说，应充分利用每个门的扇

3、入系数，力求用最少量的门获得最佳效果。组合逻辑电路设计的步骤也可用如图所示的框图来描述。图 311组合逻辑电路设计过程框图上图中的逻辑化简，是组合逻辑电路设计步骤中较重要的一步。为了确保逻辑电路结构简单以及使用器件较少，通常要求尽可能简化逻辑表达式，还要根据实际情况，使电路结构达到最佳。前面几步只是完成了基本的逻辑设计任务，至于设计功能是否正确，电路是否稳定可靠，还需进行静态测试。也就是说根据 真值表来改变输入变量，测出对应的输出值，验证电路的逻辑功能。下面通过一个例子说明组合逻辑电路 设计过程。例如，要求设计一个组合逻辑电路，将 8421BCD 码变换为余 3 码。根据题意，列出真值表。这是

4、一个码制变换问题。由于都是 BCD 码，因此它是一个四输入、四输出的逻辑函数。根据两种代码的编码关系，列出真值表如表311 所示。表 311代码转换电路真值表输入输出A A0000000011111111B B0000111100001111C C0011001100110011D D0101010101010101WW0000011111X X0111100001Y Y1001100110Z Z1010101010 选择实验器件，写出逻辑函数表达式。由于设计要求没有具体指定采用哪一种逻辑门电路，因此可以从门电路的种类、数量、速度等方面综合考虑，选择最佳的设计方案。首先根据代码转换真值表，化简

5、后得出最简与或表达式。然后根据电路成本和信号处理速度两个指标变换函数式。变换的原则是应尽量利用公共项以减少逻辑门的数量和类别，同时要设法减少逻辑门的级数以减少信号传输延迟时间，以此得到最佳逻辑函数式。该电路的化简过程如下：用卡诺图对逻辑函数进行化简如图 312 所示，即采用圈圈合并最小项的方法。函数化简后乘积项的数目等于合并圈的数目，每个乘积项所含变量因子的大小，取决于合并圈的数目，每个合并圈应尽可能的扩大。化简后各输出的逻辑表达式为图 312表 311 对应的卡诺图 画出逻辑电路原理图。该电路采用了三种门电路，输入至输出的信号传输时间为两级门的延迟，速度相对较快。逻辑电路图如图 313 所示

6、。图 313 代码转换逻辑电路原理图3 3实验预习要求实验预习要求（1）复习用 SSI 进行组合逻辑电路设计的相关内容。（2）根据实际任务要求，从设计过程到电路图实现,设计组合逻辑电路。（3）制定测试方法和步骤。4 4实验内容实验内容(1)使用若干与非门和异或门设计一个一位二进制全加器或全减器。(2)设计代码转换电路（如 8421 码转换为余3 格雷码；8421 码和余 3 码的代码转换电路）(3)如果将旅客列车分为特快、直快和慢车，它们的优先顺序为特快、直快和慢车，在同一时刻只能有一趟列车从车站开出，即只能给出一个开出信号。请设计一个满足上述要求的排队电路。(4)设计一个保险箱用的4 位代码

7、锁。该锁有A，B，C，D的输入端及一个开箱钥匙孔信号ON的输入端，当开箱时（ON1），若输入的代码（例如ABCD1011）与设定的代码相同，保险箱就打开（X1）；若代码不符，电路就发出报警信号（Y1）。写出设计步骤，要求使用最佳设计方案来实现。连接实验电路并检测逻辑功能是否符合设计要求。注：（1）设计时要把控制要求抽象为二值逻辑命题，以确定输入、输出变量以及它们的逻辑关系。（2）在实验进行中，插拔集成芯片或改变电路连接线时，一定要切断电源，否则集成芯片容易受到较大感应或电冲击，从而导致损坏。（3）实验电路中的连接线长度要尽可能短，其目的是防止噪声干扰及减少传输时间。5 5实验设备与器材实验设备

8、与器材（1）数字逻辑实验箱一台（2）双列直插式集成电路 74LS00，74LS10，74LS20，74LS86 等6 6实验思考题实验思考题（1）通过实验，你认为SSI 组合逻辑电路设计的关键步骤是什么？（2）对于同一个命题，是否有不同的设计方案，比较各自的优缺点。（3）为防止集成电路的电源电压接反，而造成器件损坏，保护电路如何设计？7.7.实验报告要求实验报告要求（1）根据各题实验任务，列出相应的真值表、画出卡诺图，写出最简的逻辑表达式，画出设计的逻辑电路图。（2）将设计的电路进行实验测试，并记录测试结果。（3）对实验中出现的问题进行分析。（4）实验体会和设计分析。3.23.2字符编码显示电

9、路实验字符编码显示电路实验1.1.实验目的实验目的(1)掌握组合电路逻辑功能的测试方法。(2)掌握 TTL 逻辑门组合应用和七段显示器使用方法。(3)了解组合逻辑电路的设计方法。2.2.实验原理实验原理组合逻辑电路的输出状态完全取决于同一时刻输入状态的组合，与电路原来的输出状态无关。图 3-2-5 是一个由逻辑门构成编码显示组合电路，可以分析，6 个输出Ya，Yb，Yc，Yd，Ye，Yg与两个输入K1，K0有一一对应的逻辑关系。两个输入组合成四种编码输出状态，控制七段显示器显示四个特定字符。（1）七段共阴显示器原理七段显示器内部由八个发光二极管组成，七个段划和一个小数点，位置排成.”形。八个发

10、光二极“管的连接方式有共阴接法和共阳接法两种。共阳接法就是把所有发光二极管的阳极都接在一起，形成一个由高电平驱动的公共端 COM，各管的阴极由低电平有效的段码信号ag 控制。共阴接法则相反，它的公共端 COM 是所有发光二极管的阴极，由低电平驱动，而各段发光二极管的阳极由高电平驱动。图 3-2-1 表示了七段共阴显示器的内部原理、外引线排列图以及常用显示符。各段发光二极管正向导通时发光，导通电压UD约为 2V，导通电流ID约需 310 毫安，电流太大可能会损坏器件。所以，使用时必须根据所加信号的幅度选择限流电阻。图3-2-5 中，七段共阴显示器的公共端COM 接地，段控制端 ag 通过限流电阻

11、接 5V 电源。由于 TTL 逻辑门输出的高电平驱动能力有限，所以或非门输出通过反相缓冲器 1413（2003）驱动显示器的 a，b，c，d，e，g 各段。其中f 直接通过限流电阻接电源，不受输入K1，K0控制，所以f 段始终发光。（2）集电极开路的反相缓冲器功能1413（2003）为集电极开路（Open Collector）反相达林顿结构，内部有 7 个互相独立的复合达林顿管。电路原理及引脚排列如图3-2-2(a)所示。当缓冲器输入为低电平“0”时，复合管截止，OC 输出为高阻状态，对外电路没有影响，相应段的发光管仍然导通；当缓冲器输入为高电平“1”时复合管导通，输出低电平使相应段的发光管截

12、止。所以当图 3-2-5电路中或非门输出为“0”时，显示段亮，输出为“1”时，显示段灭。（3）动态扫描显示原理图 3-2-5 电路中采用一个显示器根据K0，K1控制显示不同的字符。如果K0，K1由一个 2 位二进制计数器的输出控制，使K0，K1的状态呈“00”“01”“10”“11”“00”自动顺序变化，则四个字符亦随控制码顺序循环显示。如果采用四个共阴显示器组成如图 3-2-3 所示的动态扫描显示电路，替代图 3-2-5 中的一个七段显示器，则四个显示字符可以同时稳定显示。四个显示器的阳极 ag 一一对应连接，由缓冲器的输出控制。各显示器的阴极公共端信号 Y0Y3 由 K0，K1 通过 2

13、线-4 线通用译码器顺序产生，扫描控制时序如图3-2-4 所示。由于任意瞬时只有一个共阴显示器的阴极为低电平，所以此时反相缓冲器输出的阳极控制信号只能对该显示器有效，使之显示相应的字符，其他阴极为高电平的显示器呈灭显状态。这样，扫描时钟信号 CP 控制计数器使各显示器分时轮流选通，同时控制逻辑门编码电路产生不同的字符显示段信号，使各显示器逐位顺序显示。每位显示的时间为一个CP 周期，显示扫描周期 T 为时钟周期的 4 倍。只要扫描时钟频率足够高，使每个显示器每秒的导通次数大于 50 次（四位显示的扫描时钟频率大于200Hz），由于人眼的视觉暂留效应，可以观察到各位显示器同时显示。时钟频率越高，

14、显示越稳定。3.3.实验参考电路实验参考电路4.4.实验预习要求实验预习要求(1)根据图 3-2-5，列出电路各输出端的逻辑表达式，并将输入K1，K0为不同状态时，逻辑门电路的输出Ya，Yb，Yc，Yd，Ye，Yg和七段共阴显示器输入ag及相应的显示字符填入表 3-2-1 中。(2)用 2 输入与非门设计显示自选字符，如“H”，“O”，“P”，“E”（“H”，“E”，“L”，“P”或“C”，“L”，“E”，“A”等）。列出真值表，写各输出的逻辑表达式，画出电原理图，标出引脚编号。逻辑门的个数不能超过8 个。逻辑门采用四-2 输入与非门 74LS00，引脚排列见实验 4.1 图 4-1-2（c）

15、(3)根据发光二极管发光时的导通电压和导通电流选择限流电阻的阻值。*(4)根据动态扫描原理设计电路，画出电路原理图。其中2 位二进制计数器用双 JK 触发器构成，型号从附录中自选。双 2 线-4 线译码器的型号为 74LS139，功能及引脚排列查阅实验 3.5 图 3-5-1。(5)认真阅读实验内容与步骤部分，充分了解实验方法和过程。表 3-2-1图 3-2-5 电路输入、输出逻辑关系K10011K00101YaYbYcYdYeYgabcdefg显示字符亮亮亮亮5.5.实验内容和步骤实验内容和步骤(1)检查实验装置与器件。根据四-2输入或非门74LS02的逻辑功能检查器件。或非门的输入信号由数

16、字逻辑实验箱上的逻辑开关提供，输出状态用箱上的逻辑指示灯检查。当任一开关的状态为高电平“1”时，或非门输出低电平“0”，指示灯不亮。当两个开关的状态均为低电平“0”时，或非门输出高电平“1”，指示灯亮。(2)按图 3-2-5 电路连线，输入K1、K0接逻辑开关。限流电阻采用 8 联集成电阻，9个引脚，内部连接方式如图 3-2-5 虚线框所示。8 联电阻的公共端有标记“”，接+5V 电源。集成电阻直接插在反相缓冲器的输出引脚边，如图 3-2-2 所示，以减少连线。缓冲器输出ag接共阴显示器的段码输入端，显示器公共端COM 接地。根据表 3-2-1 改变开关状态，观察显示字符是否与分析的结果相同。

17、(3)按预习要求（2）设计的电路改接编码组合电路部分（缓冲器和显示器电路不变），观察显示结果并与设计要求比较。*(4)用 JK 触发器连接成两位二进制异步计数器，控制编码显示电路的输入K1，K0，扫描时钟采用逻辑实验仪输出的1Hz 脉冲信号，观察显示效果。*（5）按预习内容（4）设计的电路连接动态扫描显示电路，扫描时钟频率改为1kHz，观察实验结果。6.6.实验设备和器材实验设备和器材(1)数字逻辑实验箱(2)双列直插集成四-2 输入 TTL 或非门 74LS02(3)双列直插集成四-2 输入 TTL 与非门 74LS00(4)七段共阴显示器(5)九引脚 8 联集成电阻(6)集成七达林顿 OC

18、 反相缓冲器 1413（2003）*(7)双 JK 触发器*(8)2 线-4 线译码器 74LS139(9)数字万用表7.7.实验思考题实验思考题(1)若限流电阻为 1K，当反相缓冲器输入Yb为“1”时，输出信号电平约为 0.3V左右。根据发光二极管的导通电压和电流，图 3-2-5 电路中的I，ID，Io各为多少？当Yb为“0”时，各电流又为多少？（2）若动态扫描显示电路的时钟频率为 1Hz，四位字符可能如何显示？如果时钟频率为 100Hz 呢？8.8.实验报告要求实验报告要求(1)预习要求(1)，(2)的内容。(2)列出限流电阻参数选择的计算方法。(3)回答思考题。1 台2 片1 片1 个1

19、 个1 片1 片1 片1 台3.33.3 编码器和译码器实验编码器和译码器实验1.1.实验目的实验目的(1)掌握中规模集成电路译码器、编码器的逻辑功能和使用方法。(2)利用译码器、编码器进行组合逻辑电路设计。2 2实验原理实验原理（1）编码器编码器的逻辑功能是将输入信号中的一个有效信号变换成相应的一组二进制代码输出。优先编码器定义了所有输入信号的优先级别。当多个输入信号同时有效时，优先编码器输出的是对应优先权最高的信号编码值。图 3318 线3 线优先编码器 74LS148 的引脚排列图图 331 给出 8 线3 线优先编码器 74LS148 的引脚排列图。S为使能控制端或称选通输入端。选通输

20、出端YS和扩展端YEX的功能是实现编码位数（输入信号数）的扩展。，低电平有效。IN7的优先权最高，IN0的优先权IN0IN7是 8 个输入信号（编码对象）最低。编码输出是 3 位二进制代码，用Y2Y1Y0表示。表 331 为 8 线3 线优先编码器的真值表。表 331 8 线-3 线优先编码器真值表输入输出SIN0IN1IN2IN3IN4IN5IN6IN7Y2Y1Y0YEXYSl1 1 1 1 10 1 1 1 1 1 1 1 1 0 0 0 0 1 O 0 1 1 0 0 1 1 1 0 0 l l 1 1 0 0 l 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0

21、0 0 0 1 0 0 1 0 1 0 1 0 0 l 0 1 1 0 1 1 0 0 0 l 1 0 1 0 1 1 1 0 0 1 0 0 1 l l 1 1 1 1 1 1 1 0 1在S=“0”时，编码器允许工作。当IN0 IN78 个输入中有“0”时，输出一组优先权最高的有效输入所对应的二进制代码。比如当S=IN1 IN3 IN4 IN60时，I N6的优先权最高，输出Y2Y1Y0=“001”（见表 3-3-1 第 4 行）。（2）译码器译码是编码的逆过程，它的逻辑功能是将每个输入的二进制代码，译成对应输出的高、低电平信号。译码器有变量译码器和显示译码器之分。变量译码器变量译码器的逻

22、辑功能是将输入的 n 位二进制代码译成 2n个输出变量。每个输出变量与唯一的一组输入码对应，当输入为某组码时，仅有与其对应的输出信号为有效电平，其他输出均为无效电平。典型的变量译码器型号为3 线8 线译码器 74LS138。图 332 所示为 3 线8 线译码器 74LS138 的引脚排列图。图 3323 线8 线译码器 74LS138 的引脚排列图。其中A2A1A0为 3 条译码输入端，Y0Y7为 8 条译码输出端，低电平有效。S1，S2，S3为使能选通端。表 332 所示为 3 线8 线译码器 74LS138 的真值表。表 332 3 线8 线译码器真值表S1S2 S3A2A1A0 l 0

23、 1 O 0 O 0 1 0 0 0 1 1 O 0 1 0 1 0 0 1 1 1 0 1 0 0 1 O 1 0 1 1 0 1 1 0 1 0 1 1 1Y0Y1Y2Y3Y4Y5Y6Y7 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0由表332可见,当S1=“1”，S2 S3=“0”时，不论输入A2、A1、A0为何状态，

24、输出Y0Y7中有且仅有一个为有效电平“0”，有效输出端的下标序号与输入二进制码所对应的十进制数相同。变量译码器除了实现译码功能外，可以作为数据分配器使用。如果利用使能选通端中的一个输入串行数据信号，变量译码器就实现数据分配功能。另外，变量译码器还可以用来方便地实现多输出逻辑函数。显示译码器把输入的二十进制代码转换成十进制数码各段驱动信号的电路称为显示译码器。图333为七段显示译码器 74LS48 的引脚排列图。图 333七段显示译码器 74LS48 引脚排列图其中A3 A0为译码器的输入信号，Ya Yg为译码器的 7 个输出，LT为译码器的灯测试输入，BI/RBO为译码器的消隐输入/灭零输出，

25、RBI为灭零输入。表333为七段显示译码器的真值表。表表 333七段显示译码器的真值表七段显示译码器的真值表十进制输 入输 出BIRBO或功能LTRBIA3A2A1A0 ll11 1 1 1l 1lll1ll110 0 0 0YaYbYcYdYeYfYg1 1 l 1 1 l 1 0 0 1 l O 0 0 01 1 0 1 1 0 ll l l l 0 0 l0 l l 0 0 l l1 0 l 1 0 l l0 0 1 1 1 1 11 1 1 0 0 0 0l l l l l l ll 1 l 0 0 l l0 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 1l

26、 0 0 1 0 l l O 0 0 1 1 1 10 0 0 0 0 0 0O l2345678 9 1011121314150 0 0 1 l0 0 1 00 0 1 10 1 0 00 1 0 11 lllll111l 0 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0l 0 1 11 1 0 0 11 1 0 1l 1 1 0l l l ll11消隐 0 00 0 0 0 0l0 0 0 0 0 0 0 0 0 0 0 0 0 0 l l 1 l l l 1脉冲消隐 1灯测试0根据表333七段显示译码器74LS48 的真值表，简单介绍三个功能端LT，BI/RBO和R

27、BI的工作情况。灯测试输入：当LT 0且BI 1时，无论A3 A0状态如何，输出 YaYg全部为高电平，都可使被驱动数码管的七段同时点亮，以检查该数码管各段能否正常发光。利用这个功能可以判断显示器的好坏。消隐输入：也称灭灯输入。BI为消隐输入，当BI=0 时，无论LT,RBI及输入A3 A0为何值，所有各段输出Ya Yg均为低电平，显示器处于熄灭状态。RBO为灭零输出。灭零输入：RBI可以按数据显示需要，将显示器所显示的0 予以熄灭，而在显示 19时不受影响。它在实际应用中是用来熄灭多位数字前后不必要的零位，使显示的结果更醒目。将灭零输入端与灭零输出端配合使用，很容易实现多位数码显示系统的灭零

28、控制。在数字系统中，经常需要将被测量或数值运算结果用十进制数码显示出来。由于显示器件和显示方式不同，在各类显示器件中，目前使用最为广泛的是由发光二极管构成的七段显示数码管。将七个发光二极管按一定的方式连接在一起，就构成七段显示数码管。它有共阳极和共阴极两种连接方式，如图334所示。(a)(b)(c)图 334 七段显示数码管结构（a）七段显示器（b）共阴极连接（c）共阳极连接本实验采用的型号为 BS201 共阴极式显示器，它与74LS48 译码器配套使用。3.3.实验预习要求实验预习要求（1）复习有关编码器和译码器的原理。（2）了解所用集成电路的功能和外部引线排列。（3）根据实验任务，画出所需

29、的实验电路图及记录表格4.4.实验内容和步骤实验内容和步骤(1)验证编码器 74LS148、3 线8 线译码器 74LS138、七段显示译码器 74LS48 的逻辑功能，记录实验数据。(2)用 3 线8 线译码器 74LS138 和门电路设计如下多输出逻辑函数。(3)将 74LS138 构成时序脉冲分配器。用示波器观测和记录在地址端A2A1A0分别取“000111”8 种不同的状态时，Y0Y7中与之对应的输出端的输出波形。（4）设计并实现一个编码、译码显示电路。注：（1）该实验中所用的集成芯片种类较多，在插入或拔取集成芯片时，须切断电源，不能带电操作。（2）使用共阴极数码管时，译码器的输出端应

30、为高电平有效；使用共阳极数码管时，译码器的输出端应为低电平有效。5.5.实验设备与器材实验设备与器材（1）数字逻辑实验箱1 台（2）双踪示波器1 台（3）函数信号发生器1 台（4）集成芯片：74LS148，74LS138，74LS48显示器若干6.6.实验思考题实验思考题（1）用 74LS138 组成一个 4 线16 线译码器。（2）在实验内容(3)中，若要求分配器各输出端Y7 Y0的信号与时钟脉冲同相，电路应如何实现。画出该分配器的实验电路。（3）如果显示译码器为OC（集电极开路）输出，它应如何与七段显示器相连？7.7.实验报告要求实验报告要求（1）根据各项实验任务要求写出设计步骤。（2）画

31、出实验电路图，用坐标纸画出观察到的波形，并对应地标上地址码。（3）整理实验数据，回答思考题所提出的问题。3.43.4数据选择器应用实验数据选择器应用实验1 1实验目的实验目的(1)掌握数据选择器的逻辑功能和使用方法。(2)学习用数据选择器进行组合逻辑电路设计的方法。2 2 实验原理实验原理中规模集成器件（MSI）的大量出现使得许多逻辑电路可以直接选用相应功能的集成器件实现。这样即省去繁琐的逻辑化简和综合步骤、减少人为因素造成的设计错误，又能使电路系统结构简单，体积小，连线少，功能强，同时稳定性和可靠性也大大提高。当采用 SSI 实现组合逻辑电路时，逻辑设计和元件选择是相互独立的。设计过程是按一

32、定的方法和步骤，在对功能要求进行逻辑抽象的基础上，通过函数化简，得到一种实现给定功能的最经济的设计方案。而在 MSI 进行组合逻辑设计时，必须了解所选用集成器件的逻辑功能、外部引脚电气性能以及使用方法，充分发挥器件本身的控制功能。做到使用最少的集成器件，获得最佳的、符合技术指标的设计方案。数据选择器是数字系统中常用的中规模集成电路。它的主要功能是根据地址码的控制，从多路输入数据中选择一路作为输出。本实验采用中规模集成器件74LS153 双 4 选 1 数据选择器进行组合逻辑电路设计，图341为 74153 的引脚排列图。图 341 双 4 选 1 数据选择器 74LS153 的引脚排列图741

33、53 内部有两个地址码共用的 4 选 1 数据选择器。通过输入不同的地址码 A1，A0，可以控制输出 Y 选择 4 个输入数据 D0D3中的一个。表341为 74153 逻辑功能表。表 341双 4 选 1 数据选择器 74153 逻辑功能表S1(S2)A1A0 1 O 0 O 0 O 0 O 1 1 0 1 11Y 2Y 0 0 1D10 2D20 1D11 2D21 1D12 2D22 1D13 2D23根据表 3-4-1 可以写出函数输出表达式：1Y(A1A01D0 A1A01D1 A1A01D2 A1A01D3)S12Y (A1A02D0 A1A02D1 A1A02D2 A1A02D3

34、)S2其中 D0D3为 4 路数据输入端。A1A0为输入地址代码，可组成四种状态：“00”，“01”，“10”，“11”，依次对应选择D0，D1，D2，和 D3。S为选通输入端或称使能端，它的作用是控制数据选择器处于“工作”或“禁止”的状态，低电平有效。Y 为选择输出端。数据选择器的应用非常广泛：利用选通输入端S进行选择对象数量的扩展；实现逻辑函数；变并行码为串行码电路(并入串出)等。（1）选择对象扩展4 选 1 数据选择器 74LS153 只有两个地址输入端 A1和 A0，用S作为第三位地址码的输入端来构成 8 选 1 数据选择器。具体地说是将 8 选 1 数据选择器的地址码 A1和 A0分

35、别接到 4 选 1 数据选择器 74LS153 的 A1和 A0端，令S1=A2，S2=A2，同时用或门把Y1和Y2的输出信号合并，便得到8 选 1 数据选择器。具体电路见图 243 所示,其中A，B，C为8 选 1 数据选择器的输入地址代码A2，A1和 A0。全加器是常用的算术运算电路。Ai，Bi为两个输入的一位二进制数，Ci-1为低位二进制数相加的进位输出到本位的输入，Si为本位二进制数Ai、Bi和低位进位输入Ci-1相加之和，Ci为Ai，Bi和Ci-1相加后向高位的进位输出。图342所示,用两个 4 选 1 数据选择器实现一位全加器的电路。图 342 用两个 4 选 1 数据选择器实现一

36、位全加器（2）变并行码为串行码电路将并行码送至数据选择器的信号输入端，使数据选择器的控制信号按一定的编码顺序依次变化，即可获得串行码输出。3 3实验参考电路实验参考电路4 选 1 数据选择器扩展成 8 选 1 数据选择器的电路图 343 两个 4 选 1 数据选择器扩展成 8 选 1 数据选择器的电原理图4 4实验预习要求实验预习要求(1)复习中规模集成电路数据选择器的工作原理，逻辑功能及使用方法。(2)掌握数据器的扩展方法及用数据选择器实现逻辑函数的方法。(3)根据设计任务的要求，画出逻辑电路图设计相应的实验步骤。5 5实验内容及步骤实验内容及步骤按图343所示电路原理图和图341所示集成芯

37、片引脚排列图完成下列设计实验。（1）测试 4 选 1 数据选择器 74LS153 的逻辑功能。（2）使用数据选择器74LS153 完成一位全加器或全减器。画出设计逻辑电路图，检测并记录电路功能。（3）用4 选 1 数据选择器 74LS153 加必要的门电路实现下列逻辑函数，采用实验方法验证。（可以采用功能扩展法或降维图法进行设计）F（A，B，C，D）=m(1，2，3，10，11，12，13)*（4）用数据选择器 74LS153 产生“10110110”脉冲序列，连接电路并进行功能验证。注：（1）使用 MSI 器件时，器件的各控制输入端必须按逻辑要求接入电路，不能悬空处理。（2）电路接线过程中的

38、注意事项同实验3.1。6 6实验设备与器材实验设备与器材（1）数字逻辑实验箱一台（2）集成芯片双 4 选 1 数据选择器 74LS153一片四2 输入与非门 74LS00一片7 7实验思考题：实验思考题：（1）如何灵活连接数据选择器的选通端和选择控制端，将4 选 1 数据选择器扩展为 8选 1 数据选择器或 16 选 1 数据选择器。（2）数据选择器还可用作产生一个固定的脉冲序列，请设计一个能产生如图344所示的脉冲序列。图 344脉冲序列波形图8 8实验报告要求实验报告要求（1）每个实验任务都要写出设计过程，画出逻辑电路图。（2）写出实验步骤和测试方法。（3）附有实验记录，并对结果进行分析讨

39、论。3.53.5 数据选择器和数据分配器应用实验数据选择器和数据分配器应用实验1.1.实验目的实验目的(1)了解变量译码器和数据选择器的逻辑功能和具体应用。(2)熟悉中规模组合逻辑器件功能的测试和设计方法。2.2.实验原理实验原理（1）变量译码器变量译码器有 n 个输入，2n个输出，每个输出唯一地对应一组输入构成的二进制码，当且仅当输入组合为该码时，输出呈有效电平。中规模 TTL 集成译码器有 74LS139（双 2 输入、4 输出）、74LS138（3 输入、8 输出）和74LS154（4 输入、16 输出），输出均为低电平有效，并具有低电平有效的使能控制端S。变量译码器除在数字系统中起二进

40、制译码作用外，还可实现组合逻辑函数、数据分配等功能。74LS139 的引脚图如图 3-5-1（a）所示，片上有两个独立的 2 线-4 线译码器，各输出逻辑表达式为：-Y0=S A1 A0、Y1=S A1 A0、Y2=S A1 A0、Y3=S A1 A0显然，当使能S为有效电平“0”时，如果译码器A1，A0输入的是逻辑函数的输入变量A，-B，则Yi代表了A，B构成的最小项 mi的反函数（最大项）。所以，2 线-4 线通用译码器可附加与非门（与门）实现用标准与-或（标准或-与）表达式表示的二变量组合逻辑函数。同理，n 线-2n线通用译码器可实现 n 变量的组合逻辑函数。如果把译码器的使能端S作为数

41、据输入端，则可实现数据分配功能。被分配的串行数字信号Di从S输入，当A1，A0为不同的二进制码时，Di信号被分配到译码器对应的输出端Yi。比如A1A0为“11”时，Di信号被分配到Y3，此时Y0Y2输出均为高电平。（2）数据选择器数据选择器有 n 位控制信号，2n个数据输入。每组控制码能够选择唯一的一个数据输出，类似由控制码切换的多选一开关。中规模 TTL 集成数据选择器有 74LS153（双 4 选 1）和74LS151（8 选 1），都具有低电平有效的使能控制端S。数据选择器的主要功能是实现多路信号的选择，当控制端输入函数的逻辑变量、数据端输入函数值时，可以实现组合逻辑函数。74LS153

42、 的引脚功能如图 3-5-1（b）所示，片上有两个4 选 1 数据选择器，控制端A1，A0共用。输出逻辑表达式为：Y=S（A1 A0 D0+A1A0 D1+A1 A0 D2+A1A0 D3）图 3-5-2 为一个报警控制电路，其中数据选择器选择两个不同频率的信号控制音频蜂鸣器。音频蜂鸣器的有效信号频率在20Hz2kHz 音频范围内，频率不同音调不同。声音的强弱与音频蜂鸣器的驱动电流成正比。由于 TTL 电路的驱动能力有限，为提高音量，采用 NPN三极管 9013 进行电流放大。三极管工作在开关状态，当数据选择器输出E 为“0”时，三极管截止，蜂鸣器没有电流通过；当E 为“1”时，三极管饱和，U

43、ce约为 0.2V，蜂鸣器得电。当 E 的信号切换频率在音频范围内时，蜂鸣器鸣响。9013 的引脚如图 3-5-1（c）所示。3.3.实验参考电路实验参考电路(1)声光报警电路如图 3-5-2 所示。(2)函数发生器如图 3-5-3 所示。-4 4实验预习要求实验预习要求（1）复习译码器、数据选择器及数据分配器的工作原理。（2）分析图 3-5-2 电路的报警控制信号 W 的有效电平是高还是低？报警时蜂鸣器的控制信号E是什么波形？蜂鸣器的鸣叫声音可能是怎样的？（3）根据图3-5-3 列出电路输出CY和SUM的布尔表达式及真值表。如果输入A，B，C是三个一位的二进制数，分析电路的逻辑功能。（4）设

44、计一个数据选择、分配电路，设计要求：四个一位的输入数据D0，D1，D2，D3，用两个逻辑开关编码选择；四个一位的输出数据Y0，Y1，Y2，Y3，另用两个逻辑开关编码选择；功能：可以将四个输入数据中的任何一路信号Di选择并分配给四个输出中的任何一个Yi。选择集成器件设计电路，画出电原理图，标明各集成器件的引脚编号。（5）用 74LS153 设计一个一位二进制数的全减器。输入三个一位的二进制数A，B，C，输出逻辑变量D和V。其中D是A减B减C的差，V表示了A的值是否够被B，C减，够减时V=“0”，否则为“1”。列出真值表，画出电原理图。（6）用 74LS139 和两个四输入与非门（或四输入与门）实

45、现全减器，画出电原理图。（7）用 4 选 1 数据选择器 74LS153 和两位二进制计数器设计一个信号传输方式转换电路，把四位并行码D0D3转换成一列串行信号。要求转换位序可以根据需要选择先高位后低位或者相反。画出设计的电路原理图。5 5实验内容及步骤实验内容及步骤（1）译码器功能测试。根据图 3-5-1 中 74LS139 的引脚图，任选其中一个2 线-4 线译码器测试其功能。使能端S由 1Hz 脉冲信号控制，输入A1，A0由逻辑开关控制，四个输出Y0Y3接逻辑指示灯（发光二极管）。改变输入A1，A0的状态，观察Y0Y3的输出记录在表 3-5-1 中（记录输出状态是高电平、低电平或1Hz

46、信号）。测试完成后保留电路。表 3-5-1 2 线-4 线通用译码器功能测试A1 A00 01 00 11 1-Y0Y1Y2Y3（2）4 选 1 数据选择器功能测试根据图 3-5-1 中 74LS153 的引脚图，任选其中一个数据选择器测试其功能。使能端S接有效电平（GND），四个数据端D0D3分别输入 1Hz，3Hz，10Hz 和高电平（Vcc）信号。其中 1Hz，10Hz 信号可取自逻辑实验箱上的脉冲信号区，3Hz 信号由函数发生器 TTL端输出。用发光二极管观察数据选择器的输出端Y，改变输入A1，A0的状态，在表3-5-2 中记录数据选择情况。（记录输出信号频率或电平状态）表 3-5-2

47、 4 选 1 数据选择器功能测试表输 入A1 A0输出Y0 00 11 01 1-（3）根据预习内容 4 设计的电路，在实验步骤（1），（2）的基础上连接数据选择、分配电路。观察信号的选择分配情况。（4）根据图 3-5-2 连接声光报警电路。1Hz 和 1kHz 脉冲信号都由逻辑实验箱提供，2kHz脉冲信号由函数发生器的TTL 端输出。报警信号 W 由逻辑开关控制，警灯L为逻辑指示灯。改变 W 的状态，观察实验结果。当W 有效时，警笛鸣响，警灯L 闪烁。微调函数发生器频率，观察频率变化对蜂鸣器音调的影响。（5）数据选择器构成的函数发生器根据图 3-5-3 连接电路。输入A，B，C接逻辑开关，输

48、出用逻辑指示发光二极管检查。改变输入状态记录函数真值表，与预习时分析的结果比较。（6）根据预习（5）设计的电路连线，观察实验结果是否满足设计要求。（7）根据预习（6）设计的电路连线，观察实验结果是否满足设计要求。（8）根据预习（7）设计的电路连线，观察实验结果是否满足设计要求。6 6实验设备和器材实验设备和器材（1）数字逻辑实验箱（2）函数发生器（3）双列直插集成 TTL2 线-4 线译码器 74LS139（4）双列直插集成 TTL4 选 1 数据选择器 74LS153（5）双列直插集成 TTL 二-4 输入与非门 74LS20（6）NPN 三极管 90137 7实验思考题实验思考题1 台1

49、台1 片1 片1 片1 个（1）声光报警电路中，是否能用报警信号控制数据选择器的输入端A1？为什么？（2）如果实验内容（3）只用一组两位的二进制码同时控制数据的选择和分配，结果会如何？8 8实验报告要求实验报告要求（1）预习内容要求。（2）实验内容要求。（3）回答思考题。3.63.6组合逻辑电路冒险现象遇见的研究实验组合逻辑电路冒险现象遇见的研究实验1 1实验目的实验目的（1）了解组合逻辑电路竞争冒险现象。（2）掌握用实验手段消除竞争冒险对电路的影响。2.2.实验原理实验原理通常组合逻辑电路的设计是在理想状态下进行的，忽略了电路中的导线及集成门的延迟时间。由于逻辑门传输延迟时间存在，实际电路中

50、的各信号因传输路径不同，到达某一逻辑器件输入端的时间可能有先后之分，称为信号的“竞争”。如果按理想情况设计的逻辑电路，在输入信号变化瞬间，由于“竞争”造成输出信号出现不符合逻辑功能的尖峰脉冲，称为组合逻辑电路的“冒险”现象。图 361 为冒险现象的例子。图 361 门的延迟产生的尖峰脉冲本实验仅讨论组合逻辑电路的静态冒险现象，判断一个组合逻辑电路是否会发生静态逻辑冒险的方法有两种。（1）代数法：若输入变量A 和A通过不同的途径传输到同一逻辑门的输入端，那么当信号 A 发生变化时，该逻辑门的输出端有可能产生静态逻辑冒险。所以，如果某逻辑函数的输出 Z 在其他输入信号一定的条件下呈ZAA或ZAA的