微型计算机技术课后习题答案.pptx

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1、第第第第1 1 1 1章章章章 微型计算机系统的构成微型计算机系统的构成微型计算机系统的构成微型计算机系统的构成1.11.1试述微处理器、微型计算机和微型计算机系统的关系。试述微处理器、微型计算机和微型计算机系统的关系。答：答：微处理器是指由一片或几片大规模集成电路组成的中央处理微处理器是指由一片或几片大规模集成电路组成的中央处理 器。器。微型计算机指以微处理器为基础，配以内存储器以及输入输微型计算机指以微处理器为基础，配以内存储器以及输入输 出接口电路和相应的辅助电路构成的裸机。出接口电路和相应的辅助电路构成的裸机。微型计算机系统指由微处理器配以相应的外围设备及其它微型计算机系统指由微处理器

2、配以相应的外围设备及其它 专用电路、电源、面板、机架以及足够的软件而构成的系统。专用电路、电源、面板、机架以及足够的软件而构成的系统。1.21.2什么是单片机什么是单片机?答：答：把构成一个微型计算机的一些功能部件集成在一块芯片之中把构成一个微型计算机的一些功能部件集成在一块芯片之中的计算机。的计算机。1.31.3什么是单板机什么是单板机?答：答：把微处理器、把微处理器、RAMRAM、ROMROM以及一些接口电路，加上相应的外设以及一些接口电路，加上相应的外设(如键盘、如键盘、7 7段显示器等段显示器等)以及监控程序固件等以及监控程序固件等,安装在一块印刷电安装在一块印刷电路板上所构成的计算机

3、系统。路板上所构成的计算机系统。第1页/共37页1.41.4什么是个人计算机什么是个人计算机?答：答：英汉计算机词典英汉计算机词典中解释为中解释为“由微处理器芯片装成的、便于由微处理器芯片装成的、便于搬动而且不需要维护的计算机系统搬动而且不需要维护的计算机系统”。1.51.5试从微型计算机的结构说明数据总线、控制总线和地址总线试从微型计算机的结构说明数据总线、控制总线和地址总线的作用。的作用。答：答：从微型计算机的结构看出，数据总线、控制总线和地址总线从微型计算机的结构看出，数据总线、控制总线和地址总线是微型计算机中是微型计算机中,CPU,CPU芯片与内存储器和芯片与内存储器和I IO O接口

4、电路之间信息接口电路之间信息传输的公共通路。传输的公共通路。(1)(1)数据总线是从微处理器向内存储器、数据总线是从微处理器向内存储器、I/OI/O接口传送数据的通路；接口传送数据的通路；反之，它也是从内存储器、反之，它也是从内存储器、I/OI/O接口向微处理器传送数据的通路，接口向微处理器传送数据的通路，称为双向总线。称为双向总线。(2)(2)地址总线是微处理器向内存储器和地址总线是微处理器向内存储器和I/OI/O接口传送地址信息的通接口传送地址信息的通路，是单向总线。路，是单向总线。(3)(3)控制总线是微处理器向内存储器和控制总线是微处理器向内存储器和I/OI/O接口传送的命令信号，接口

5、传送的命令信号，以及外界向微处理器传送状态信号等信息的通路，是双向总线。以及外界向微处理器传送状态信号等信息的通路，是双向总线。第2页/共37页第第第第2 2 2 2章章章章 8086808680868086微处理器微处理器微处理器微处理器2.1 2.1 试说明标志寄存器中试说明标志寄存器中AFAF和和PFPF的定义和用处。的定义和用处。答：答：标志寄存器中标志寄存器中AFAF（Auxiliary Carry FlagAuxiliary Carry Flag）D4 D4 是辅助进位标志位。如果做加法时低位有进位或做减法时低位是辅助进位标志位。如果做加法时低位有进位或做减法时低位有借位，则有借位

6、，则AF=1AF=1，否则，否则AF=0AF=0。标志寄存器中标志寄存器中PFPF（Parity FlagParity Flag）D2 D2 是奇偶标志位。是奇偶标志位。如果操作结果低八位中含有偶数个如果操作结果低八位中含有偶数个1 1，则，则PF=1PF=1，否则，否则PF=0 PF=0(通信时用于纠错通信时用于纠错)。2.2 2.2 试说明标志寄存器中试说明标志寄存器中DFDF的的定义和用处。的的定义和用处。答：答：标志寄存器中标志寄存器中DFDF（Direction FlagDirection Flag）D10 D10 是方向标志位。是方向标志位。在串处理指令中，若在串处理指令中，若DF

7、=0DF=0，表示串处理指令地址指针自动增量；，表示串处理指令地址指针自动增量；DF=1DF=1，表示地址指针自动减量。，表示地址指针自动减量。DFDF位可由指令预置。位可由指令预置。2.3 2.3 2.3 2.3 试说明段寄存器的作用。试说明段寄存器的作用。试说明段寄存器的作用。试说明段寄存器的作用。答：答：答：答：8086808680868086微处理器中的微处理器中的微处理器中的微处理器中的16161616位寄存器，用来存放对应的存储段的位寄存器，用来存放对应的存储段的位寄存器，用来存放对应的存储段的位寄存器，用来存放对应的存储段的段基值段基值段基值段基值段起始地址的高段起始地址的高段起

8、始地址的高段起始地址的高16161616位。通过段寄存器值和指令中给出位。通过段寄存器值和指令中给出位。通过段寄存器值和指令中给出位。通过段寄存器值和指令中给出的的的的16161616位段内偏移量位段内偏移量位段内偏移量位段内偏移量,可得出存储器操作数的物理地址可得出存储器操作数的物理地址可得出存储器操作数的物理地址可得出存储器操作数的物理地址(20(20(20(20位位位位)。第3页/共37页2.4 2.4 试说明试说明80868086的引脚信号中的引脚信号中M/IOM/IO、DT/RDT/R、RDRD、WRWR、ALEALE和和BHEBHE的作用。的作用。答：答：80868086的引脚信号

9、中的引脚信号中 M/IO*M/IO*的作用是，存储器的作用是，存储器/I/O/I/O选择信号选择信号(输出输出)。用于区分当前。用于区分当前操作是访问存储器还是访问操作是访问存储器还是访问I/OI/O端口。若该引脚输出高电平，表示端口。若该引脚输出高电平，表示访问存储器；若输出低电平，表示访问访问存储器；若输出低电平，表示访问I/OI/O端口。端口。DT/R*DT/R*的作用是，数据发送的作用是，数据发送/接收信号（输出）用于指示数据接收信号（输出）用于指示数据传送的方向，高电平表示传送的方向，高电平表示CPUCPU发送数据，低电平表示发送数据，低电平表示CPUCPU接收数据。接收数据。该信号

10、常用于数据缓冲器的方向控制。该信号常用于数据缓冲器的方向控制。(T)(T)RD*RD*的作用是，读控制信号（三态输出），低电平有效时，的作用是，读控制信号（三态输出），低电平有效时，表示表示CPUCPU正从存储器或正从存储器或I/OI/O端口读取信息。端口读取信息。WR*WR*的作用是，写控制信号（三态、输出），低电平有效。有的作用是，写控制信号（三态、输出），低电平有效。有效时表示效时表示CPUCPU正将信息写入存储器或正将信息写入存储器或I/OI/O端口。端口。ALEALE的作用是，地址锁存允许，高电平有效。有效时表示地址的作用是，地址锁存允许，高电平有效。有效时表示地址线上的地址信息有效

11、。线上的地址信息有效。BHE*BHE*的作用是，数据总线高的作用是，数据总线高8 8位输出允许位输出允许 /状态状态S7S7信号。在信号。在总线周期的总线周期的T1T1时刻，为数据总线高时刻，为数据总线高8 8位允许信号位允许信号BHEBHE，低电平有效，低电平有效，有效时允许高有效时允许高8 8位数据在位数据在D15D15D8D8总线上传送。总线上传送。第4页/共37页2.5 2.5 2.5 2.5 什么是双重总线什么是双重总线什么是双重总线什么是双重总线?以以以以AD15AD15AD15AD15AD0AD0AD0AD0引脚说明双重总线的功能是引脚说明双重总线的功能是引脚说明双重总线的功能是

12、引脚说明双重总线的功能是怎样实现的怎样实现的怎样实现的怎样实现的?答：答：答：答：常把分时复用的总线称为双重总线，如某一时刻总线上出现常把分时复用的总线称为双重总线，如某一时刻总线上出现常把分时复用的总线称为双重总线，如某一时刻总线上出现常把分时复用的总线称为双重总线，如某一时刻总线上出现的是地址，另一时刻，总线上出现的是数据或状态的是地址，另一时刻，总线上出现的是数据或状态的是地址，另一时刻，总线上出现的是数据或状态的是地址，另一时刻，总线上出现的是数据或状态(控制控制控制控制)信号。信号。信号。信号。8086CPU8086CPU8086CPU8086CPU的的的的AD15AD15AD15A

13、D15AD0AD0AD0AD0引脚引脚引脚引脚,是地址是地址是地址是地址/数据复用引脚。在总线周数据复用引脚。在总线周数据复用引脚。在总线周数据复用引脚。在总线周期的期的期的期的T1T1T1T1时刻，它们传送地址信息，在总线的时刻，它们传送地址信息，在总线的时刻，它们传送地址信息，在总线的时刻，它们传送地址信息，在总线的T2T2T2T2、T3T3T3T3、TWTWTWTW和和和和T4T4T4T4时刻时刻时刻时刻时，用来传送数据信息。时，用来传送数据信息。时，用来传送数据信息。时，用来传送数据信息。2.6 2.6 2.6 2.6 试说明试说明试说明试说明8086808680868086的最小方式

14、和最大方式的区别的最小方式和最大方式的区别的最小方式和最大方式的区别的最小方式和最大方式的区别.答：答：答：答：8086808680868086微处理器有两种工作方式微处理器有两种工作方式微处理器有两种工作方式微处理器有两种工作方式:在最小方式下，由在最小方式下，由在最小方式下，由在最小方式下，由8086808680868086提供系统所需要的全部控制提供系统所需要的全部控制提供系统所需要的全部控制提供系统所需要的全部控制 信号，用信号，用信号，用信号，用以构成一个单处理器系统。此时以构成一个单处理器系统。此时以构成一个单处理器系统。此时以构成一个单处理器系统。此时MNMNMNMNMX*MX*

15、MX*MX*线接线接线接线接VCC(VCC(VCC(VCC(高电平高电平高电平高电平)。在最大方式下，系统的总线控制信号由专用总线控制器在最大方式下，系统的总线控制信号由专用总线控制器在最大方式下，系统的总线控制信号由专用总线控制器在最大方式下，系统的总线控制信号由专用总线控制器8288828882888288提供，构成一个多处理机或协处理机系统。此时提供，构成一个多处理机或协处理机系统。此时提供，构成一个多处理机或协处理机系统。此时提供，构成一个多处理机或协处理机系统。此时MNMNMNMNMX*MX*MX*MX*线接线接线接线接地地地地。第5页/共37页2.6 80862.6 80862.6

16、 80862.6 8086的读周期时序和写周期时序的区别有哪些的读周期时序和写周期时序的区别有哪些的读周期时序和写周期时序的区别有哪些的读周期时序和写周期时序的区别有哪些?答：答：答：答：读操作与写操作的主要区别为：读操作与写操作的主要区别为：读操作与写操作的主要区别为：读操作与写操作的主要区别为：DT/R*DT/R*DT/R*DT/R*控制信号在读周期中为低电平，在写周期中为高控制信号在读周期中为低电平，在写周期中为高控制信号在读周期中为低电平，在写周期中为高控制信号在读周期中为低电平，在写周期中为高电平；电平；电平；电平；第6页/共37页 在读周期中，在读周期中，在读周期中，在读周期中，R

17、D*RD*RD*RD*控制信号在控制信号在控制信号在控制信号在T T T T2 2 2 2T T T T3 3 3 3周期为低电平；周期为低电平；周期为低电平；周期为低电平；WR*WR*WR*WR*信号信号信号信号始终为高电平始终为高电平始终为高电平始终为高电平(无效电平无效电平无效电平无效电平););););在写周期中在写周期中在写周期中在写周期中WR*WR*WR*WR*控制信号在控制信号在控制信号在控制信号在T2T2T2T2T3T3T3T3周期为周期为周期为周期为低电平，而低电平，而低电平，而低电平，而RD*RD*RD*RD*信号始终为高电平信号始终为高电平信号始终为高电平信号始终为高电平

18、(无效电平无效电平无效电平无效电平)。第7页/共37页在读周期中，数据信息一般出现在在读周期中，数据信息一般出现在在读周期中，数据信息一般出现在在读周期中，数据信息一般出现在T2T2T2T2周期以后，双重总线周期以后，双重总线周期以后，双重总线周期以后，双重总线AD0AD0AD0AD0AD15AD15AD15AD15上的地址信息有效和数据信息有效之间有一段高阻态，上的地址信息有效和数据信息有效之间有一段高阻态，上的地址信息有效和数据信息有效之间有一段高阻态，上的地址信息有效和数据信息有效之间有一段高阻态，因为因为因为因为AD0AD0AD0AD0AD15AD15AD15AD15上的数据上的数据上

19、的数据上的数据,必须在存储芯片必须在存储芯片必须在存储芯片必须在存储芯片(或或或或I I I IO O O O 接口接口接口接口)的存取的存取的存取的存取时间后才能出现。时间后才能出现。时间后才能出现。时间后才能出现。而在写周期中，数据信息在双重总线上是紧跟在地址总线有效而在写周期中，数据信息在双重总线上是紧跟在地址总线有效而在写周期中，数据信息在双重总线上是紧跟在地址总线有效而在写周期中，数据信息在双重总线上是紧跟在地址总线有效之后立即由之后立即由之后立即由之后立即由CPUCPUCPUCPU送上，两者之间无一段高阻态送上，两者之间无一段高阻态送上，两者之间无一段高阻态送上，两者之间无一段高阻

20、态第8页/共37页在读周期中，如果在在读周期中，如果在在读周期中，如果在在读周期中，如果在T3T3T3T3周期内，被访问的内存单元或周期内，被访问的内存单元或周期内，被访问的内存单元或周期内，被访问的内存单元或I I I IO O O O端端端端口还不能把数据送上数据总线，则必须在口还不能把数据送上数据总线，则必须在口还不能把数据送上数据总线，则必须在口还不能把数据送上数据总线，则必须在T3T3T3T3之后插入等待周期之后插入等待周期之后插入等待周期之后插入等待周期TwTwTwTw，这时这时这时这时RD*RD*RD*RD*控制信号仍为有效低电平。控制信号仍为有效低电平。控制信号仍为有效低电平。

21、控制信号仍为有效低电平。在写周期中，如果在在写周期中，如果在在写周期中，如果在在写周期中，如果在T3T3T3T3周期内，被访问的内存单元或周期内，被访问的内存单元或周期内，被访问的内存单元或周期内，被访问的内存单元或I I I IO O O O端口端口端口端口还不能把数据总线上的还不能把数据总线上的还不能把数据总线上的还不能把数据总线上的 数据取走，则必须在数据取走，则必须在数据取走，则必须在数据取走，则必须在T3T3T3T3之后插入等待周期之后插入等待周期之后插入等待周期之后插入等待周期TwTwTwTw，这时，这时，这时，这时WR*WR*WR*WR*控制信号仍为有效低电平。控制信号仍为有效低

22、电平。控制信号仍为有效低电平。控制信号仍为有效低电平。第9页/共37页2.8 2.8 什么是指令周期什么是指令周期?什么是总线周期什么是总线周期?什么是时钟周期什么是时钟周期?说明三说明三者的关系。者的关系。答：答：执行一条指令所需要的时间称为指令周期包括取指令、译码和执行一条指令所需要的时间称为指令周期包括取指令、译码和执行等操作所需的时间。执行等操作所需的时间。指令周期指令周期 CPUCPU通过总线操作完成同内存储器或通过总线操作完成同内存储器或I/OI/O接口之间一次数据传送接口之间一次数据传送所需要的时间。所需要的时间。总线周期总线周期 CPUJCPUJ时钟脉冲的重复周期称为时钟周期，

23、时钟周期是时钟脉冲的重复周期称为时钟周期，时钟周期是CPUCPU的时的时间基准。间基准。时钟周期时钟周期 三者的关系：三者的关系：时钟周期是时钟周期是CPUCPU的时间基准。总线周期至少包括的时间基准。总线周期至少包括4 4个时钟周期即个时钟周期即T1T1、T2T2、T3T3和和T4T4，处在这些基本时钟周期中的总线，处在这些基本时钟周期中的总线状态称为状态称为T T状态。一个指令周期由一个或若干个总线周期组成。状态。一个指令周期由一个或若干个总线周期组成。第10页/共37页2 2、存储、存储、存储、存储芯片的芯片的芯片的芯片的存储容量存储容量存储容量存储容量由其地址线数由其地址线数由其地址线

24、数由其地址线数N N和数据线数决定和数据线数决定和数据线数决定和数据线数决定:2 2N N 数据线数数据线数数据线数数据线数 。3 3、存储、存储、存储、存储芯片芯片芯片芯片在存储器中的在存储器中的在存储器中的在存储器中的起始地址起始地址起始地址起始地址,称为芯片称为芯片称为芯片称为芯片高端地址高端地址高端地址高端地址,设计时分配确定设计时分配确定设计时分配确定设计时分配确定,由其片外地址线由其片外地址线由其片外地址线由其片外地址线全译码全译码全译码全译码得出得出得出得出芯片芯片芯片芯片 的的的的片选信号：片选信号：片选信号：片选信号：片外地址线数片外地址线数片外地址线数片外地址线数=CPU=

25、CPU地址线数地址线数地址线数地址线数 -芯片地址线数芯片地址线数芯片地址线数芯片地址线数1 1、存储、存储、存储、存储芯片的芯片的芯片的芯片的片内寻址片内寻址片内寻址片内寻址范围由其范围由其范围由其范围由其地址线实际根数地址线实际根数地址线实际根数地址线实际根数N N决定决定决定决定:2 2N N 。第第第第4 4章章章章 存储器接口的基本技术存储器接口的基本技术存储器接口的基本技术存储器接口的基本技术基本知识基本知识基本知识基本知识A19 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A01111 1 1 1 1 1 1 1 1 1

26、1 1 1 1 1 1 1 32K 16K 8K 4K 2K 1K 512 256 128 64 32 16 8 4 2 1512K第11页/共37页5 5、存储器设计时确定存储芯片数的一般方法：存储器设计时确定存储芯片数的一般方法：存储器设计时确定存储芯片数的一般方法：存储器设计时确定存储芯片数的一般方法：若已有存储芯片的容量为若已有存储芯片的容量为若已有存储芯片的容量为若已有存储芯片的容量为LJ bitLJ bitLJ bitLJ bit，要构成容量，要构成容量，要构成容量，要构成容量为为为为M N bitM N bitM N bitM N bit的存储器，需要的芯片数的存储器，需要的芯片

27、数的存储器，需要的芯片数的存储器，需要的芯片数S S S S为：为：为：为：S=S=S=S=（M/LM/LM/LM/L）（N/JN/JN/JN/J）6 6、8 8位微机应用系统中的存储器设计要点：位微机应用系统中的存储器设计要点：位微机应用系统中的存储器设计要点：位微机应用系统中的存储器设计要点：(1)(1)(1)(1)按给定要求选择主要芯片按给定要求选择主要芯片按给定要求选择主要芯片按给定要求选择主要芯片;(2)(2)(2)(2)给存储芯片分配地址给存储芯片分配地址给存储芯片分配地址给存储芯片分配地址;(3)(3)(3)(3)每个存储芯片的地址线、数据线、控制线并联每个存储芯片的地址线、数据

28、线、控制线并联每个存储芯片的地址线、数据线、控制线并联每个存储芯片的地址线、数据线、控制线并联,接在接在接在接在CPUCPUCPUCPU的相应总线上；的相应总线上；的相应总线上；的相应总线上；(4)(4)(4)(4)按存储芯片分配的地址按存储芯片分配的地址按存储芯片分配的地址按存储芯片分配的地址,将将将将CPUCPUCPUCPU未接的高位地址未接的高位地址未接的高位地址未接的高位地址,通过相应译码器产生各个芯片的片选信号，以通过相应译码器产生各个芯片的片选信号，以通过相应译码器产生各个芯片的片选信号，以通过相应译码器产生各个芯片的片选信号，以 实现各个芯片占据不同的地址段。实现各个芯片占据不同

29、的地址段。实现各个芯片占据不同的地址段。实现各个芯片占据不同的地址段。4 4、存储、存储、存储、存储芯片芯片芯片芯片在存储器的地址范围在存储器的地址范围在存储器的地址范围在存储器的地址范围 由其片内寻址范围和高端地址决定由其片内寻址范围和高端地址决定由其片内寻址范围和高端地址决定由其片内寻址范围和高端地址决定:高端地址高端地址高端地址高端地址+片内寻址范围片内寻址范围片内寻址范围片内寻址范围 “+”：连接之意。：连接之意。：连接之意。：连接之意。第12页/共37页7 7、1616位微机的奇偶存储体位微机的奇偶存储体 将将1MB内存空间内存空间(00000HFFFFFH)分为分为两部分：两部分：

30、偶存储体偶存储体偶存储体偶存储体 同同CPU低低8位数据线位数据线D0D7相连，由相连，由A0作片选，作片选，A0=0时选中；时选中；奇存储体奇存储体奇存储体奇存储体 同同CPU高高8位数据线位数据线D8D15相连，相连，BHE作片选，当作片选，当BHE=0时时选中。选中。CPU的的A1A19与与奇奇奇奇偶存储体偶存储体偶存储体偶存储体的的A0A18对应对应相连，同时选通对应单元相连，同时选通对应单元;01CPUA0A18A0A18偶存储体偶存储体偶存储体偶存储体奇存储体奇存储体奇存储体奇存储体低低8位位高高8位位第13页/共37页8 8、80868086与奇偶存储体连接图与奇偶存储体连接图高

31、高8位数据位数据低低8位数据位数据A0低电位选中低电位选中偶存储体，偶存储体，偶存储体，偶存储体，输入输入/出出该字该字的的低低8位数据；位数据；CPU的的A1A19与与奇偶存储体奇偶存储体奇偶存储体奇偶存储体的的A0A18对应对应相连，相连，同时同时选通选通某字某字对应的高、低字节存储单元对应的高、低字节存储单元;访问访问访问访问该该对准存储的字，仅需一个总线周期。对准存储的字，仅需一个总线周期。对准存储的字，仅需一个总线周期。对准存储的字，仅需一个总线周期。BHEBHE低电位选中低电位选中奇存储体奇存储体奇存储体奇存储体输入输入/出出该字该字的的高高8位数据。位数据。第14页/共37页9

32、9 9 9、16161616位微机应用系统中的存储器设计要点位微机应用系统中的存储器设计要点位微机应用系统中的存储器设计要点位微机应用系统中的存储器设计要点(1)(1)(1)(1)按给定要求选择主要芯片。按给定要求选择主要芯片。按给定要求选择主要芯片。按给定要求选择主要芯片。(2)(2)(2)(2)每个存储芯片的地址线、数据线、控制线并联每个存储芯片的地址线、数据线、控制线并联每个存储芯片的地址线、数据线、控制线并联每个存储芯片的地址线、数据线、控制线并联,接在接在接在接在CPUCPUCPUCPU的相应总线上：的相应总线上：的相应总线上：的相应总线上：偶存储片由偶存储片由偶存储片由偶存储片由A

33、0A0A0A0选通，数据线接选通，数据线接选通，数据线接选通，数据线接CPUCPUCPUCPU的的的的D0D0D0D0D7 D7 D7 D7。奇存储片由奇存储片由奇存储片由奇存储片由BHE*BHE*BHE*BHE*选通，数据线接选通，数据线接选通，数据线接选通，数据线接CPUCPUCPUCPU的的的的D8D8D8D8D15 D15 D15 D15。(3)(3)(3)(3)将存储芯片组成奇偶存储体、并分配地址。将存储芯片组成奇偶存储体、并分配地址。将存储芯片组成奇偶存储体、并分配地址。将存储芯片组成奇偶存储体、并分配地址。(4)(4)(4)(4)按存储芯片分配的地址按存储芯片分配的地址按存储芯片

34、分配的地址按存储芯片分配的地址,将将将将CPUCPUCPUCPU未接的高位地址未接的高位地址未接的高位地址未接的高位地址,通过相应通过相应通过相应通过相应译码器译码器译码器译码器产生各个芯片的片选信号，以产生各个芯片的片选信号，以产生各个芯片的片选信号，以产生各个芯片的片选信号，以 实现各个芯片实现各个芯片实现各个芯片实现各个芯片占据不同的地址段占据不同的地址段占据不同的地址段占据不同的地址段。第15页/共37页习习习习 题题题题4.1 4.1 4.1 4.1 用下列芯片构成存储系统，各需要多少用下列芯片构成存储系统，各需要多少用下列芯片构成存储系统，各需要多少用下列芯片构成存储系统，各需要多

35、少RAMRAMRAMRAM芯片？芯片？芯片？芯片？需要多少位地址作为片外地址译码？需要多少位地址作为片外地址译码？需要多少位地址作为片外地址译码？需要多少位地址作为片外地址译码？设系统为设系统为设系统为设系统为20202020位地址线，并采取全译码方式。位地址线，并采取全译码方式。位地址线，并采取全译码方式。位地址线，并采取全译码方式。(1)5124bRAM(1)5124bRAM(1)5124bRAM(1)5124bRAM构成构成构成构成16KB16KB16KB16KB的存储系统。的存储系统。的存储系统。的存储系统。解：解：解：解：L=512L=512L=512L=512，J=4J=4J=4J

36、=4，M=161024M=161024M=161024M=161024，N=8N=8N=8N=8 S=(161024/512)(8/4)=64 S=(161024/512)(8/4)=64 S=(161024/512)(8/4)=64 S=(161024/512)(8/4)=64 故构成所要求的存储系统故构成所要求的存储系统故构成所要求的存储系统故构成所要求的存储系统,需要需要需要需要64646464片片片片RAMRAMRAMRAM芯片。芯片。芯片。芯片。512512512512位芯片应有位芯片应有位芯片应有位芯片应有9 9 9 9根地址线根地址线根地址线根地址线,用在用在用在用在202020

37、20位地址线的系统位地址线的系统位地址线的系统位地址线的系统 中中中中,需要需要需要需要11111111位地址作为片外地址译码。位地址作为片外地址译码。位地址作为片外地址译码。位地址作为片外地址译码。(2)(2)(2)(2)10241bRAM10241bRAM10241bRAM10241bRAM构成构成构成构成128KB128KB128KB128KB的存储系统。的存储系统。的存储系统。的存储系统。解：略。解：略。解：略。解：略。(3)(3)(3)(3)2K4bRAM2K4bRAM2K4bRAM2K4bRAM构成构成构成构成64KB64KB64KB64KB的存储系统。的存储系统。的存储系统。的存

38、储系统。解：略。解：略。解：略。解：略。(4)(4)(4)(4)64K1bRAM64K1bRAM64K1bRAM64K1bRAM构成构成构成构成256KB256KB256KB256KB的存储系统。的存储系统。的存储系统。的存储系统。解：略。解：略。解：略。解：略。第16页/共37页4.24.24.24.2 现有一种存储芯片容量为现有一种存储芯片容量为现有一种存储芯片容量为现有一种存储芯片容量为5124b5124b5124b5124b，若用它实现，若用它实现，若用它实现，若用它实现4KB4KB4KB4KB的存储容的存储容的存储容的存储容量，需要多少这种芯片？每片需要多少根地址线？量，需要多少这种

39、芯片？每片需要多少根地址线？量，需要多少这种芯片？每片需要多少根地址线？量，需要多少这种芯片？每片需要多少根地址线？4KB4KB4KB4KB的存储系统的存储系统的存储系统的存储系统最少需要多少根地址线？最少需要多少根地址线？最少需要多少根地址线？最少需要多少根地址线？解：解：解：解：L=512L=512L=512L=512，J=4J=4J=4J=4，M=41024M=41024M=41024M=41024，N=8N=8N=8N=8 S=(41024/512)(8/4)=16 S=(41024/512)(8/4)=16 S=(41024/512)(8/4)=16 S=(41024/512)(8/

40、4)=16 故构成所要求的存储系统故构成所要求的存储系统故构成所要求的存储系统故构成所要求的存储系统,需要需要需要需要16161616片片片片RAMRAMRAMRAM芯片。芯片。芯片。芯片。512512512512位芯片应有位芯片应有位芯片应有位芯片应有9 9 9 9根地址线。根地址线。根地址线。根地址线。4KB4KB4KB4KB的存储系统最少需要的存储系统最少需要的存储系统最少需要的存储系统最少需要12121212根地址线。根地址线。根地址线。根地址线。4.34.34.34.3 有一个有一个有一个有一个2732EPROM2732EPROM2732EPROM2732EPROM芯片的译码电路，如

41、习图芯片的译码电路，如习图芯片的译码电路，如习图芯片的译码电路，如习图4-14-14-14-1所示，所示，所示，所示，试计算该芯片的地址范围及存储容量。试计算该芯片的地址范围及存储容量。试计算该芯片的地址范围及存储容量。试计算该芯片的地址范围及存储容量。第17页/共37页解：解：解：解：图中，译码电路图中，译码电路图中，译码电路图中，译码电路G2A*G2A*G2A*G2A*接地，接地，接地，接地，G1G1G1G1接接接接A14A14A14A14。G2B*G2B*G2B*G2B*同同同同“与门与门与门与门”的输出端相连，的输出端相连，的输出端相连，的输出端相连，“与门与门与门与门”输入为输入为输

42、入为输入为A15A15A15A15A19A19A19A19，只有只有只有只有A15A15A15A15A19A19A19A19皆为高电平皆为高电平皆为高电平皆为高电平时，时，时，时，G2B*G2B*G2B*G2B*才为有效低电平，才为有效低电平，才为有效低电平，才为有效低电平，也就是也就是也就是也就是A15A15A15A15 A19A19A19A19为为为为11111111111111111111时，时，时，时，G2B*G2B*G2B*G2B*才有效。才有效。才有效。才有效。所以，只有当所以，只有当所以，只有当所以，只有当A14A14A14A14A19A19A19A19为为为为1111 1111

43、11 111111 111111 11时，时，时，时，74LS13874LS13874LS13874LS138译码器才工作。译码器才工作。译码器才工作。译码器才工作。存储器芯片的片选信号存储器芯片的片选信号存储器芯片的片选信号存储器芯片的片选信号CS*CS*CS*CS*同同同同“与门与门与门与门”的输出端相连。的输出端相连。的输出端相连。的输出端相连。“与门与门与门与门”的输入同译码器输出的输入同译码器输出的输入同译码器输出的输入同译码器输出Y6*Y6*Y6*Y6*、Y7*Y7*Y7*Y7*相连，当相连，当相连，当相连，当Y6*Y6*Y6*Y6*为低电平，或为低电平，或为低电平，或为低电平，或

44、Y7*Y7*Y7*Y7*为低为低为低为低 电平时，电平时，电平时，电平时，CS*CS*CS*CS*为有效低电平，存储器芯片被选中。为有效低电平，存储器芯片被选中。为有效低电平，存储器芯片被选中。为有效低电平，存储器芯片被选中。Y6*Y6*Y6*Y6*为低电平时为低电平时为低电平时为低电平时A13A13A13A13A11A11A11A11为为为为“110110110110”，Y3*Y3*Y3*Y3*为低电平时为低电平时为低电平时为低电平时A13A13A13A13 A11A11A11A11为为为为“111111111111”。也就是。也就是。也就是。也就是说，说，说，说，A13A13A13A13和

45、和和和A12A12A12A12为为为为“11111111”时，存储器芯时，存储器芯时，存储器芯时，存储器芯 片就被选中。片就被选中。片就被选中。片就被选中。考虑到考虑到考虑到考虑到A11A11A11A11已经是芯片内地址，因此，该存储芯片的高端地址已经是芯片内地址，因此，该存储芯片的高端地址已经是芯片内地址，因此，该存储芯片的高端地址已经是芯片内地址，因此，该存储芯片的高端地址为为为为A19A19A19A19A12A12A12A12。由上述分析得出：该高端地址为。由上述分析得出：该高端地址为。由上述分析得出：该高端地址为。由上述分析得出：该高端地址为1111 11111111 11111111

46、 11111111 1111，即，即，即，即FFHFFHFFHFFH。第18页/共37页 芯片芯片芯片芯片2732273227322732有有有有12121212根地址线，对应片内地址范围为根地址线，对应片内地址范围为根地址线，对应片内地址范围为根地址线，对应片内地址范围为000H000H000H000HFFFHFFFHFFFHFFFH。故图中芯片故图中芯片故图中芯片故图中芯片2732273227322732工作的地址范围为工作的地址范围为工作的地址范围为工作的地址范围为FFFFFFFF000H000H000H000H FFFFFFFFFFFHFFFHFFFHFFFH。芯片芯片芯片芯片Inte

47、l2732Intel2732Intel2732Intel2732有有有有12121212根地址线，故存储容量为根地址线，故存储容量为根地址线，故存储容量为根地址线，故存储容量为4KB 4KB 4KB 4KB。4.4 4.4 4.4 4.4 某存储系统某存储系统某存储系统某存储系统 ,如习图如习图如习图如习图4-24-24-24-2所示，所示，所示，所示，RAMRAMRAMRAM和和和和EPROMEPROMEPROMEPROM的的的的存储容量各是存储容量各是存储容量各是存储容量各是多少？存储器多少？存储器多少？存储器多少？存储器地址分配范围地址分配范围地址分配范围地址分配范围各是多少？各是多少？

48、各是多少？各是多少？第19页/共37页解：解：解：解：芯片的存储容量由其地址线根数和数据线根数决定。芯片芯片的存储容量由其地址线根数和数据线根数决定。芯片芯片的存储容量由其地址线根数和数据线根数决定。芯片芯片的存储容量由其地址线根数和数据线根数决定。芯片RAMRAMRAMRAM有有有有11111111根地址线，有根地址线，有根地址线，有根地址线，有8 8 8 8根数据线，其存储容量为根数据线，其存储容量为根数据线，其存储容量为根数据线，其存储容量为2KB2KB2KB2KB。芯片。芯片。芯片。芯片EPROMEPROMEPROMEPROM有有有有12121212根地址线，有根地址线，有根地址线，有

49、根地址线，有8 8 8 8根数据线，对应的存储容量为根数据线，对应的存储容量为根数据线，对应的存储容量为根数据线，对应的存储容量为4KB4KB4KB4KB。芯片芯片芯片芯片RAMRAMRAMRAM有有有有11111111根地址线，根地址线，根地址线，根地址线，对应的片内对应的片内对应的片内对应的片内寻址范围为寻址范围为寻址范围为寻址范围为000H000H000H000H7FFH7FFH7FFH7FFH。芯片芯片芯片芯片EPROMEPROMEPROMEPROM有有有有12121212根地址线，根地址线，根地址线，根地址线，对应的片内对应的片内对应的片内对应的片内寻址范围为寻址范围为寻址范围为寻址

50、范围为000H000H000H000HFFFHFFFHFFFHFFFH。第20页/共37页 芯片的高端地址由其片选译码决定。图中译码电路芯片的高端地址由其片选译码决定。图中译码电路芯片的高端地址由其片选译码决定。图中译码电路芯片的高端地址由其片选译码决定。图中译码电路G2G2G2G2*接接接接IO/M*IO/M*IO/M*IO/M*，G1G1G1G1接接接接A19A19A19A19。G2A*G2A*G2A*G2A*同同同同“与门与门与门与门”的输出端相连，的输出端相连，的输出端相连，的输出端相连，“与门与门与门与门”的的的的输入为输入为输入为输入为A15A15A15A15A18A18A18A1