EDA技术(VHDL)试卷及答案25809.pdf

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1、一、单项选择题（30 分）1以下描述错误的是 C AQuartusII 是 Altera 提供的 FPGA/CPLD 集成开发环境 BAltera 是世界上最大的可编程逻辑器件供应商之一 C MAX+plusII 是 Altera 前一代 FPGA/CPLD 集成开发环境 QuartusII 的更新换代新产品 DQuartusII 完全支持 VHDL、Verilog 的设计流程 2以下工具中属于 FPGA/CPLD 开发工具中的专用综合器的是 B AModelSim BLeonardo Spectrum CActive HDL DQuartusII 3以下器件中属于 Xilinx 公司生产的是

2、 C AispLSI 系列器件 BMAX 系列器件 CXC9500 系列器件 DFLEX 系列器件 4以下关于信号和变量的描述中错误的是 B A信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B信号的定义范围是结构体、进程 101图为某一状态机对应的状态图，试用VHDL 语言描述这一状态机。（18 分）S0S1S3S21/10011/11110/11000/0000其它/0000其它/1111其它/1100其它/1001 参考程序如下：LIBRARY IEEE;USE FSM2 IS PORT(clk,reset,in1:IN STD_LOGIC;out1:OUT STD_LOGIC_

3、VECTOR(3 downto 0);END;ARCHITECTURE bhv OF FSM2 IS TYPE state_type IS(s0,s1,s2,s3);SIGNALcurrent_ state,next_state:state_type;BEGIN P1:PROCESS(clk,reset)BEGIN IF reset=1 THEN current_state=s0;ELSIF clk=1 AND clkEVENT THEN current_state IF in1=1THEN next_state=s1;ELSE next_state IF in1=0THEN next_state=S2;ELSE next_state IF in1=1THEN next_state=S3;ELSE next_state IF in1=0THEN next_state=S0;ELSE next_state IF in1=1THEN out1=“1001”;ELSE out1 IF in1=0THEN out1=1100;ELSE out1 IF in1=1THEN out1=1111;ELSE out1 IF in1=1THEN out1=0000;ELSE out1=1111;END IF;end case;END PROCESS;end bhv;