最新大规模数字集成电路设计第三章构造体的三种描述方式教学课件.ppt

《最新大规模数字集成电路设计第三章构造体的三种描述方式教学课件.ppt》由会员分享，可在线阅读，更多相关《最新大规模数字集成电路设计第三章构造体的三种描述方式教学课件.ppt（19页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、大规模数字集成电路设计第三大规模数字集成电路设计第三章构造体的三种描述方式章构造体的三种描述方式本章要点本章要点进一步认识构造体在进一步认识构造体在VHDLVHDL中的作用。中的作用。构造体的三种描述方式：构造体的三种描述方式：行为描述行为描述RTLRTL描述描述结构描述结构描述深入理解三种描述各自的特点深入理解三种描述各自的特点。3.2.1行为级（行为级（Behavioral）描述方式）描述方式仿真波形如下仿真波形如下3.2.2 3.2.2 寄存器级寄存器级RTLRTL描述方式描述方式 RTL描述方式，也被称为数据流描述方式，是一种明确规定积存器的描述方法，在RTL描述中可采用积存器硬件一一

2、对应的直接描述，也可采用积存器之间功能描述的方法。3.2.2 寄存器级寄存器级RTL描述方式描述方式cin01010101x00110011y00001111cout00010111sum01101001即：即：sum=xycincout=(xy)cin+xy(3-1)式式【例例3-2】五端电路的五端电路的RTL描述描述五端电路的真值表3.2.2 寄存器级寄存器级RTL描述方式描述方式s=xy sum=scin cout=scin+xy（3-2）式描绘出了全加器中从输入端到输出端的数）式描绘出了全加器中从输入端到输出端的数据流据流 据此可写出全加器的据此可写出全加器的RTL构造构造【例【例3-

3、2】五端电路的】五端电路的RTL描述描述(3-2)式式【例例3-2】全加器的全加器的RTL级描述级描述（数据流）ARCHITECTURE RTL_view OF full_adder IS SIGNAL s:BIT;BEGIN s=x XOR y;sum=s XOR cin;cout=(s AND cin)OR(x AND y);END RTL_view;信号赋值符号信号赋值符号=3.2.2 寄存器级寄存器级RTL描述方式描述方式 就是在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计单元来构建一个复杂的逻辑电路的描述方式 3.2.3结构级结构级（Structural

4、）描述方式描述方式 【例例3-3】五端电路的优化逻辑】五端电路的优化逻辑s=xy sum=scin cout=scin+xy观察，我们可以看出该全加器由两个半加器观察，我们可以看出该全加器由两个半加器（half_adder）和一个）和一个“或或”门（门（or_gate）组成）组成 u1半加器半加器half_adder u2半加器半加器half_adder u3或门或门or_gatexycinabsumcoutc3.2.3结构级结构级（Structural）描述方式描述方式ARCHITETURE structure_view OF Full_adder IS COMPONENT half_add

5、er PORT(a,b:IN BIT;s,c:OUT BIT);END COMPONENT;COMPONENT or_gate PORT(in1,in2:IN BIT;out1:OUT BIT);END COMPONENT;SIGNAL a,b,c:BIT;BEGIN u1:half_adder PORT MAP(x,y,a,b);u2:half_adder PORT MAP(a,cin,sum,c);u3:or_gate PORT MAP(b,c,cout);END structure_view;SIGNAL：内部信号连线：内部信号连线元件（元件（component）说明说明元件引用语句元件引用语句3.2.3结构级结构级（Structural）描述方式描述方式行为级描述一般难于综合对于RTL描述加以不同综合库、ASIC工艺库或约束条件（延时、面积、功耗等条件），其综合结果也会有所不同构造级描述硬件特征已经确定，综合出的电路与描述中的连接关系完全相同3.2.4 3.2.4 构造体三种描述的对比构造体三种描述的对比作 业结束语结束语谢谢大家聆听！谢谢大家聆听！19