EDA设计流程及其工具.ppt

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1、EDA工程设计流程图第第2 2章章 EDA设计流程及其工具设计流程及其工具原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真、功能仿真2、时序仿真、时序仿真逻辑综合器逻辑综合器结构综合器结构综合器1、isp方式下载方式下载 2、JTAG方式下载方式下载 3、针对、针对SRAM结构的配置结构的配置 4、OTP器件编程器件编程 功能仿真功能仿真2.1 设计流程设计流程应用应用FPGA/CPLD的的EDA开发流程开发流程:2.1.1 设计输入设计输入(原理图原理图HDL文本编辑文本编辑)1.1.图形输入图

2、形输入 图图形形输输入入 原理图输入原理图输入 状态图输入状态图输入 波形图输入波形图输入原理图输入优点原理图输入优点：（1 1）不需要增加新的相关知识不需要增加新的相关知识 （2 2）方法与）方法与PROTELPROTEL作图相似，设计过程直观，适于初学。作图相似，设计过程直观，适于初学。（3 3）设计方法接近于底层电路布局，易于控制逻辑资源）设计方法接近于底层电路布局，易于控制逻辑资源的耗用。的耗用。原理图输入缺点原理图输入缺点：（1 1）图形文本兼容性差，难以交换和管理。图形文本兼容性差，难以交换和管理。（2 2）随着电路规模的扩大，原理图输入越来）随着电路规模的扩大，原理图输入越来越困

3、难。越困难。（3 3）图形文件不兼容，性能优秀的电路模块）图形文件不兼容，性能优秀的电路模块难以移植和再利用。难以移植和再利用。（4 4）难以实现面积、速度以及不同风格的综）难以实现面积、速度以及不同风格的综合优化合优化 （5 5）由于面对的是硬件模块的选用，无法实）由于面对的是硬件模块的选用，无法实现真正意义上的自顶向下的设计方法现真正意义上的自顶向下的设计方法2.HDL文本输入文本输入 这这种种方方式式与与传传统统的的计计算算机机软软件件语语言言编编辑辑输输入入基基本本一一致致。就就是是将将使使用用了了某某种种硬硬件件描描述述语语言言(HDL)的的电电路路设设计计文文本本，如如VHDL或或

4、Verilog的源程序，进行编辑输入。的源程序，进行编辑输入。可可以以说说，应应用用HDL的的文文本本输输入入方方法法克克服服了了上上述述原原理理图图输输入入法法存存在在的的所所有有弊弊端端，为为EDA技术的应用和发展打开了一个广阔的天地。技术的应用和发展打开了一个广阔的天地。2.1.2 综合综合 整整个个综综合合过过程程就就是是将将设设计计者者在在EDA平平台台上上编编辑辑输输入入的的HDL文文本本、原原理理图图或或状状态态图图形形描描述述，依依据据给给定定的的硬硬件件结结构构组组件件和和约约束束控控制制条条件件进进行行编编译译、优优化化、转转换换和和综综合合，最最终终获获得得门门级级电电路

5、路甚甚至至更更底底层层的的电电路路描描述述网网表表文文件件。由由此此可可见见，综综合合器器工工作作前前，必必须须给给定定最最后后实实现现的的硬硬件件结结构构参参数数，它它的的功功能能就就是是将将软软件件描描述述与与给给定定的的硬硬件件结结构构用用某某种种网网表表文文件件的的方方式式对对应应起起来来，成成为为相相应互的映射关系。应互的映射关系。2.1.3 适配适配 适配器也称结构综合器，它的功能是将由综合适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如产生最终的下载文件，如JEDEC、Jam格式

6、的文件。格式的文件。适配所选定的目标器件适配所选定的目标器件(FPGA/CPLD芯片芯片)必须属于原必须属于原综合器指定的目标器件系列。综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编的仿真文件作精确的时序仿真，同时产生可用于编程的文

7、件。程的文件。2.1.4 时序仿真与功能仿真时序仿真与功能仿真时序仿真功能仿真 就是接近真实器件运行特性的仿真，就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。因而，仿真精度高。是直接对是直接对VHDL、原理图描述或其他、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。仿真过程不涉及任何具体器件的硬件特性。2.1.5 编程下载编程下载 通通常常，将将对对CPLD

8、的的下下载载称称为为编编程程(Program)，对对FPGA中中的的SRAM进进行行直直接接下下载载的的方方式式称称为为配配置置(Configure)，但但对对于于OTP FPGA的的下下载载和和对对FPGA的的专专用用配配置置ROM的的下下载载仍仍称称为为编编程。程。FPGA与与CPLD的的辨辨别别和和分分类类主主要要是是根根据据其其结结构构特特点点和和工工作原理。通常的分类方法是：作原理。通常的分类方法是：C 将将以以乘乘积积项项结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为CPLD，如如Lattice的的 ispLSI系系 列列、Xilinx的的 XC9500系系 列列、A

9、ltera的的MAX7000S系列和系列和Lattice(原原Vantis)的的Mach系列等。系列等。C 将将以以查查表表法法结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为FPGA，如如Xilinx的的SPARTAN系系列列、Altera的的FLEX10K或或ACEX1K系系列列等。等。2.1.6 硬件测试硬件测试 最后是将含有载入了设计的最后是将含有载入了设计的FPGA或或CPLD的硬件系统进行统一测试，以便最终验证设计的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错项目在目标系统上的实际工作情况，以排除错误，改进设计。误，改进设计。2.2 A

10、SIC及其设计流程及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路，专用集成电路)是相对于是相对于通用集成电路而言的，通用集成电路而言的，ASIC主要指用于某一专门主要指用于某一专门用途的集成电路器件。用途的集成电路器件。ASIC分类大致可分为数字分类大致可分为数字ASIC、模拟、模拟ASIC和数模混和数模混合合ASIC。2.2.1 ASIC设计方法设计方法 按版图结构及制造方法分，有半定制按版图结构及制造方法分，有半定制(Semi-custom)(Semi-custom)和全和全定制定制(Full-custom)(Full

11、-custom)两种实现方法。两种实现方法。全定制方法全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。半定制法半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法设计方法全定制法全定制法半定制法半定制法门阵列法门阵列法标准单元法标准单元法可编程逻辑器件法可编程逻辑器件法全定制法特点：全定制法特点：设计者需要使用全定制版图设计工具来完成，综合考虑设计者需要使用全定制版图设计工具来完成，综合考虑版图的尺寸、位置、互联线等。确定电路的布局布线，版图的尺寸、位置、互联线等。确定电路的布局布线，从而达到最优。从而达到最优。优点：优点

12、：面积利用率最高面积利用率最高性能较好，功耗较低。性能较好，功耗较低。设计成本低。设计成本低。芯片的集成度和工作速度较高芯片的集成度和工作速度较高应用范围：应用范围：通用中小规模集成电路设计、模拟集通用中小规模集成电路设计、模拟集成电路、射频级集成器件的设计等。成电路、射频级集成器件的设计等。缺点：缺点：人工参与的工作量大，设计周期长且容易出错。人工参与的工作量大，设计周期长且容易出错。半定制法：门阵列法、标准单元法、可编程逻辑器件法半定制法：门阵列法、标准单元法、可编程逻辑器件法（1）门阵列法：门阵列法：它是一种使用较早的它是一种使用较早的ASICASIC设计方法。设计方法。特点：特点：预先

13、设计和制造好各种规模的母片，其内部成行成列，预先设计和制造好各种规模的母片，其内部成行成列，等间距的排列。等间距的排列。除金属连线及引线孔以外的各层版图图形均固定不变除金属连线及引线孔以外的各层版图图形均固定不变每个基本单元由三对或五对晶体管组成，基本单元高每个基本单元由三对或五对晶体管组成，基本单元高度与宽度相等，并按行排列。度与宽度相等，并按行排列。优点：优点：涉及的工艺少，模式规范。涉及的工艺少，模式规范。自动化程度高，设计周期短。自动化程度高，设计周期短。造价低，适于小批量的造价低，适于小批量的ASICASIC设计。设计。缺点：缺点：芯片面积利用率低。芯片面积利用率低。灵活性差，对设计

14、限制的过多。灵活性差，对设计限制的过多。（2 2）标准单元法：）标准单元法：预建完善的版图单元库，库中包括以物理版图级表达预建完善的版图单元库，库中包括以物理版图级表达的各种电路元件和电路模块的各种电路元件和电路模块“标准单元标准单元”。优点：优点：比门阵列法具有更灵活的布图方式。比门阵列法具有更灵活的布图方式。标准单元易于调用，极大地提高设计效率。标准单元易于调用，极大地提高设计效率。布通率达到布通率达到100%100%。设计者能够从设计项目的高层次关注电路的优化和性设计者能够从设计项目的高层次关注电路的优化和性能问题。能问题。自动化程度高、设计周期短、设计效率高。自动化程度高、设计周期短、

15、设计效率高。由于具有以上优点使得标准单元法应用广泛。由于具有以上优点使得标准单元法应用广泛。缺点：缺点：工艺更新后，标准单元库要随之更新，工作量大。工艺更新后，标准单元库要随之更新，工作量大。门阵列法和标准单元法设计门阵列法和标准单元法设计ASICASIC共同的缺点：共同的缺点：无法避免冗杂繁复的无法避免冗杂繁复的ICIC制造后向流程，而且与制造后向流程，而且与ICIC设设计工艺紧计工艺紧密相关，一旦设计有误，将导致巨大的损失。并且设计密相关，一旦设计有误，将导致巨大的损失。并且设计周期长、基础投入大、更新换代较困难。周期长、基础投入大、更新换代较困难。（3 3）可编程逻辑器件法：）可编程逻辑

16、器件法：用可编程逻辑器件设计用户定制的数字电路系统。用可编程逻辑器件设计用户定制的数字电路系统。它是一种半定制的逻辑芯片，但其内部硬件资源和连线它是一种半定制的逻辑芯片，但其内部硬件资源和连线资源由厂家预先定制好，可以方便通过编程下载重新配资源由厂家预先定制好，可以方便通过编程下载重新配置。置。优点：优点：设计效率高、上市时间短。设计效率高、上市时间短。2.2.2 ASIC设计一般流程简述设计一般流程简述2.3 常用常用EDA工具工具 本节主要介绍当今广泛使用的以开发本节主要介绍当今广泛使用的以开发FPGA和和CPLD为主的为主的EDA工具，及部分关于工具，及部分关于ASIC设计的设计的EDA

17、工具。工具。EDA工具大致可以分为如下工具大致可以分为如下5个模块：个模块：设计输入编辑器设计输入编辑器仿真器仿真器HDL综合器综合器适配器适配器(或布局布线器或布局布线器)下载器下载器2.3 常用常用EDA工具工具2.3.1 设计输入编辑器设计输入编辑器2.3.2 HDL综合器综合器性能良好的性能良好的FPGA/CPLD设计的设计的HDL综合器有如下三种：综合器有如下三种：Synopsys公司的公司的FPGA Compiler、FPGA Express综合器。综合器。Synplicity公司的公司的Synplify Pro综合器。综合器。Mentor子公司子公司Exemplar Logic的

18、的LeonardoSpectrum综合器。综合器。综合器的使用也有两种模式：综合器的使用也有两种模式：图形模式和命令行模式图形模式和命令行模式(Shell模式模式)。2.3.3 仿真器仿真器 按处理的硬件描述语言类型分，按处理的硬件描述语言类型分，HDL仿真器可分为：仿真器可分为：(1)VHDL仿真器。仿真器。(2)Verilog仿真器。仿真器。(3)Mixed HDL仿仿真真器器(混混合合HDL仿仿真真器器，同同时时处处理理Verilog与与VHDL)。(4)其他其他HDL仿真器仿真器(针对其他针对其他HDL语言的仿真语言的仿真)。按按仿仿真真的的电电路路描描述述级级别别的的不不同同，HDL

19、仿仿真真器器可可以以单单独独或或综综合完成以下各仿真步骤：合完成以下各仿真步骤：(1)系统级仿真。系统级仿真。(2)行为级仿真。行为级仿真。(3)RTL级仿真。级仿真。(4)门级时序仿真。门级时序仿真。2.3.4 适配器适配器(布局布线器布局布线器)2.3.5 下载器下载器(编程器编程器)适适配配器器的的任任务务是是完完成成目目标标系系统统在在器器件件上上的的布布局局布布线线。适适配配，即即结结构构综综合合通通常常都都由由可可编编程程逻逻辑辑器器件件的的厂厂商商提提供供的的专专门门针针对对器器件件开开发发的的软软件件来来完完成成。这这些些软软件件可可以以单单独独或或嵌嵌入在厂商的针对自己产品的集成入在厂商的针对自己产品的集成EDA开发环境中存在。开发环境中存在。2.4 Quartus II2.4 Quartus II简介简介 2.5 IP 核核 软软IP是用是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。涉及用什么具体电路元件实现这些功能。固固IP是完成了综合的功能块。是完成了综合的功能块。硬硬IP提供设计的最终阶段产品：掩模。提供设计的最终阶段产品：掩模。IP:知识产权或知识产权模块。知识产权或知识产权模块。IP软软IP固固IP硬硬IP