串行信号发生器设计.ppt

《串行信号发生器设计.ppt》由会员分享，可在线阅读，更多相关《串行信号发生器设计.ppt（22页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、1.有符号数的、运算2.寄存器堆的设计3.自命题（序列检测器设计）任务（二）设计一个简单ALU单元。要求：1.输入按键09（或用10个开关代替数字09）。2用数码管（或发光二极管）显示结果数值。模块接口信号名信号方向描述A31:0输入ALU第一个数据输入端B31:0输入ALU第二个数据输入端Ctrl4:0输入ALU运算功能编码 C31:0输出ALU运算结果 Zero 输出运算结果0标志 Overflow 输出运算结果溢出标志(只在进行有符号数运算才有意义)Compare 输出比较运算的结果 编编号号 功能名称功能名称Ctrl编码运算功能运算功能1 无操作 00000 C=B 2 无符号加运算

2、00001 C=A+B 3 有符号加运算 00010 C=A+B 4 减运算 00011 C=A-B 5 有符号减运算 00100 C=A-B 编编号号 功能名称功能名称Ctrl编码运算功能运算功能6 与运算 00101 C=A&B 7 或运算 00110 C=A|B 8 或非运算 00111 C=(A|B)9 异或运算 01000 C=A B 10 小于置位运算 01001 C=(A B)?1:0 11 有符号小于置位运算 01010 C=(A B)?1:0 12 小于0 01011 Compare=(A 0)?1:0 13 小于等于0 01100 Compare=(A 0)?1:0 14

3、大于0 01101 Compare=(A 0)?1:0 15 大于等于0 01110 Compare=(A 0)?1:0 16 等于 01111 Compare=(A B)?1:0 17 不等 10000 Compare=(A B)?1:0 功能定义有符号数的、运算1.分析：以补码为例：以补码为例：C=A+B；输入；输入A、B是补是补码，输出码，输出C也应是补码。也应是补码。A、B符号符号相异的和；相异的和；A、B符号相同的和；符号相同的和；A、B的符号位都是的符号位都是0（）时，（）时，C的符号位为的符号位为0时，和不修正；时，和不修正；C的符的符号位为号位为1时，和要修正（和是）；时，和要

4、修正（和是）；A、B符号位都是符号位都是1（）时，（）时，C的符的符号位为号位为1时，和不修正；时，和不修正；C的符号位的符号位为为0时，和要修正（和是）时，和要修正（和是）；抽样实例：7+(-8);(-5)+2;6+(-2)2+3;6+5 (-4)+(-5);(-3)+(-2)“”运算由同学们来做开始C=A+BA、B都是正数？和的最高位1？置溢出标志和的最高位清零A、B都是负数？和的最高位0？置溢出标志和的最高位置1YYYYNNNN1.2流程图：module ALU(A,B,C,ctl,zero,over,cmp);input 3:0A,B;input 4:0ctl;output 3:0C;

5、output zero,over,cmp;reg 3:0C;reg cmp,over;assign zero=(C=4b0000)?1:0;always(ctl or A or B)case(ctl)5d00:C=B;5d01:C=A+B;5d02:C=A+B;/有符号 5d03:C=A-B;5d04:C=A-B;/有符号 5d05:C=A&B;5d06:C=A|B;5d07:C=(A|B);5d08:C=AB;5d09:begin if(AB)C=1;else C=0;end 5d10:begin if(AB)C=1;else C=0;end/有符号 5d11:begin if(A0)cmp

6、=1;else cmp=0;end 5d12:begin if(A0)cmp=1;else cmp=0;end 5d14:begin if(A=0)cmp=1;else cmp=0;end 5d15:begin if(A=B)cmp=1;else cmp=0;end 5d16:begin if(A!=B)cmp=1;else cmp=0;end endcaseendmodule5d02:begin C=A+B;if(!(A3B3)&!A3)if(C3)begin over=1;C3=0;end else over=0;else if(!(A3B3)&A3)if(!C3)begin over=1

7、;C3=1;end else over=0;end/1.原程序：任务（二）设计寄存器堆。要求：完成对4个不同数据、不同地址的读写操作。模块接口信号定义信号名 信号方向 描述 Clk 输入MIPS-C处理器时钟 Reset 输入复位信号 RS14:0 输入读寄存器文件时的第1个寄存器下标 RS24:0 输入读寄存器文件时的第2个寄存器下标 RD4:0 输入写寄存器文件时的寄存器下标 RegWrite 输入寄存器文件写使能 RData131:0 输出 读寄存器文件时的第1个寄存器的输出 RData231:0 输出读寄存器文件时的第2个寄存器的输出 WData31:0 输出?寄存器文件写入数据 功能

8、定义编号功能名称 功能描述 1 读寄存器 RData1输出RS14:0所寻址的寄存器；RData2输出RS24:0所寻址的寄存器。2 写寄存器 当时钟上升沿到来时，并且RegWrite有效时，WData被写入RD4:0所寻址的寄存器 2寄存器堆的设计RS1RS2RD1CLKRESETRegWrite RData1 RData2 WData 555323232模块模型：根据题意构建模块模型编程：module rg(CLK,RESET,RS1,RS2,RD1,RegWrite,RData1,RData2,WData);input 4:0 RS1,RS2,RD1;input CLK,RESET,Re

9、gWrite;input 31:0 WData;output 31:0 RData1,RData2,;reg 31:0 RData1,RData2;reg 31:0 mem 31:0;always(posedge CLK)if(RESET=0)begin RData1=0;RData2=0;endelse if(RegWrite)mem RD1=WData;else begin RData1=mem RS1;RData2=mem RS2;endendmodule说明：）mem后面是序号，前面是位宽。）寄存器可做位操作，存贮器（寄存器堆）只能做字（单元）操作。建议：设计一个显存自命题（序列检测器

10、设计）clkxy序列检测器设计一个学号序列检测器，检测学号的低6位构成的8421码序列。检测器模块模型：信号发生器说明：clk同步时钟；x串行信号输入；y序列检测成功指示信号。串行信号发生器设计能接收扫描键盘的数字信息键盘信息可显示在扫描显示器上按输入信息的最后四位BCD码作为串行信号发生器的输入数据，并作串行输出设计过程键值输入（JZin）：八位键扫描信号（Jscan）：一位，输出显示输出（XSout）：八位显示扫描信号（XSscan）：三位，输出串行信号输出（CXXH）：一位工作时钟（CLK）：一位，输入串行同步时钟（synCLK）：一位，输出第一步：确定引脚的位宽、名称和输入输出极性。（

11、依据：功能要求）8JZinJscan8XSout3XSscanCXXHCLKsynCLKCXXHFSQ设计过程第二步：分解模块8JZinJscan8XSout3XSscanCXXHCLKsynCLKCXXHFSQ时钟分配模块串行信号发生器模块扫描显示模块键值识别模块设计过程第三步：模块设计：时钟模块CLKsynCLKnJZCLKXSCLKCLKFPQ问题：各时钟的频率（速度）不知道？设计过程第三步：模块设计：串行信号发生器模块CXXHsynCLK43BCDinXCDZsynCLKnCXFSQ键盘硬件电路CBAY0Y7KB0KB1KB2RL0RL1RL2RL3RL4RL5RL6RL7实验箱上提供

12、的接口设计过程第三步：模块设计：键值识别模块JZinJscan8BCDout4JZCLKJZSBjyxjyx：键值有效脉冲信号，高有效。BCDout：键值BCD码输出，4位。JZin：键值输入信号，8位Jscan：键扫描信号，输出JZCLK：键值识别模块工作时钟键值识别模块流程开始Y置第一次标志存键值和扫描状态N键值hff？Y清第一次标志转换键值为BCD码置键值有效标志第一次标志有效且扫描状态相等？N清键值有效标志设计过程第三步：模块设计：扫描显示模块XSoutXSscan83XSCLK4BCDinSMXSyxj引脚说明：CXXHsynCLK设计过程第三步（1）：扫描显示模块的再设计XSout

13、XSscan83XSCLK4BCDin4BCDoutXCDZ3SMXSXSmem显存7段译码器XSout8多路选择器43地址发生器XSCLKXSscanXCDZBCDoutBCDin？问题：多个地址访问，存储器的内容会变吗？显示应至少两种模式：一是稳定显示学号；二是修改显示模式。修改显示模式的描述：第一个数字键按下后的显示第二个数字键按下后的显示第六个数字键按下后的显示说明：无键按下时显示不闪烁（绿色），有数字键按下时显示闪烁（红色）。如何识别第一个键值？也就是键值的有效性问题：握手方式；脉冲方式。用方式CLKsynCLKnJZCLKXSCLKCLKFPQXSoutXSscan83XSCLK4BCDin4BCDoutXCDZ3SMXSJZinJscan8BCDout4JZCLKJZSBCXXHsynCLK43BCDinXCDZsynCLKnCXFSQ模块间的连接（初步）