第二章PLD硬件特性.ppt

《第二章PLD硬件特性.ppt》由会员分享，可在线阅读，更多相关《第二章PLD硬件特性.ppt（61页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、2021/9/171可编程逻辑器件（可编程逻辑器件（Programmable Logic Programmable Logic DeviceDevice）PLDPLD是是7070年代发展起来的一种数字年代发展起来的一种数字逻辑集成器件，是大规模集成电路技术发展逻辑集成器件，是大规模集成电路技术发展的产物，是一种半定制的集成电路。的产物，是一种半定制的集成电路。结合结合EDAEDA技术可以快速方便地构建数字电路技术可以快速方便地构建数字电路系统。系统。CPLDCPLD和和FPGAFPGA是两大类大规模可编程逻辑器是两大类大规模可编程逻辑器件。是件。是EDAEDA技术的对象。技术的对象。2021/

2、9/172数字电路系统都是由基本逻辑门来构成,由基本门电路可以构成两类数字电路。组合逻辑电路，输出是当前输入状态的函数。时序逻辑电路，输出是前一状态和当前输入的函数含有存储元件。基本逻辑门电路有多种，比如与门，非门，或门，传输门，与非门，或非门等等。事实上不是所有的基本门电路都是需要的，任何组合逻辑函数都可以化简成“与-或”表达式，即任何组合电路都可以用“与门-或门”二级电路实现。同样任何时序逻辑电路都可以由组合电路加上存储元件即“锁存器、触发器”构成。PLD器件就是基于这一点提出的可编程电路结构，即乘积项逻辑可编程结构，如上图。2021/9/173PLD概述“与与-或或”结构组成的结构组成的

3、PLDPLD器件的功能比较简器件的功能比较简单。单。ROMROM存储电路是一种给出地址信号得到存储电路是一种给出地址信号得到输出数据，存储单元存储的信息不同，地址输出数据，存储单元存储的信息不同，地址单元输出的数据就不同，这也是一种输入输单元输出的数据就不同，这也是一种输入输出逻辑关系，是通过给地址出逻辑关系，是通过给地址“查表查表”来实现来实现的。多个查表构成查表阵列，即可编程门阵的。多个查表构成查表阵列，即可编程门阵列列(Programmable Gate Array)(Programmable Gate Array)乘积项可编程结构和查表可编程结构分别是乘积项可编程结构和查表可编程结构分

4、别是CPLDCPLD和和FPGAFPGA的基本工作原理。的基本工作原理。2021/9/174PROM(Programmable Read Only Memory)PAL(Programmable Logic Array)PAL(PAL(Programmable Array Logic)可重复编程的GAL(Generic Aray Logic)EPLD：大规模PLD2021/9/175可编程逻辑器件种类多，各PLD供应商都提供有自身特点的PLD器件2021/9/1761 1 1 1、按照集成度来区分不同、按照集成度来区分不同、按照集成度来区分不同、按照集成度来区分不同PLDPLDPLDPLD器件

5、器件器件器件低级程度：可用逻辑门数在低级程度：可用逻辑门数在低级程度：可用逻辑门数在低级程度：可用逻辑门数在500500500500门以下门以下门以下门以下PROM,PAL,PLA,GALPROM,PAL,PLA,GALPROM,PAL,PLA,GALPROM,PAL,PLA,GAL高集成度：高集成度：高集成度：高集成度：CPLDCPLDCPLDCPLD，FPGA FPGA FPGA FPGA 都属于复杂都属于复杂都属于复杂都属于复杂PLDPLDPLDPLD2 2 2 2、从结构上分类、从结构上分类、从结构上分类、从结构上分类乘积项结构器件：大部分简单乘积项结构器件：大部分简单乘积项结构器件：

6、大部分简单乘积项结构器件：大部分简单PLDPLDPLDPLD和和和和CPLDCPLDCPLDCPLD查找表结构器件：有简单查找表构成可编程门，再构查找表结构器件：有简单查找表构成可编程门，再构查找表结构器件：有简单查找表构成可编程门，再构查找表结构器件：有简单查找表构成可编程门，再构成阵列成阵列成阵列成阵列 FPGA FPGA FPGA FPGA2021/9/1773、编程即根据设计熔丝图文件烧断对应熔丝OTP器件通过击穿漏层使两点之间导通较高的编程电压，紫外光擦除电擦除SRAM查表结构，大多数FPGA采用，编程信息由SRAM保存断电丢失需上电重新配置。可多次编程断电不丢失编程信息习惯上把掉电

7、后重新上电后能保持编程逻辑的是CPLD否则为FPGA2021/9/178简单PLD，结构上由简单的“与-或”门阵列和输入输出单元组成。简单的PLD有：PROM,PLA,PAL,GAL等先熟悉下常用的逻辑电路符号EDA软件中原理图一般用“常用符号”描述2021/9/179PLD结构特殊，逻辑门符号用一种约定的符号来简化图表示PLD内部输入缓冲电路，互补结构图2-6是PLD中的与阵列简化图，表示可以选择ABCD中任一组或者全部输入与门，形象的表示与阵列，具体硬件实现时与门可能根本不存在。图2-7是或阵列简化图形表示。阵列关系中交叉线表示两线未连接，黑点表示固定连接，交叉点打叉表示该点可编程，它的连

8、接可以编程改变。2021/9/1710可编程只读存储器，除了做存储器外，还可以做PLD用一个ROM器件主要由地址译码部分，ROM单元阵列和输出缓冲部分构成。2021/9/1711从可编程逻辑器件的角度来分析PROM这些式子都可以看做逻辑与运算，也就是可以把地址译码部分看做是一个与阵列2021/9/1712对于存储单元阵列的输出，可以用下列逻辑关系来表示。显然可以认为上式是一个或阵列，与上面的与阵列不同的是这里的Mx,y是可以编程。2021/9/1713从前面的分析我们可以把PROM的结构表示成一个不可编程的与阵列和一个可编程的或阵列。2021/9/1714表示成PLD阵列的图的PROM直观清晰

9、地表示PROM中固定的与阵列和可编程的或阵列,PROM的地址线是与阵列的n个输入变量，经过不可编程的与陈列产生2n个最小项（乘积项），再经过可编程或阵列产生m个输出函数，m位PROM输出数据位宽。已知半加器逻辑表达式：2021/9/1715用4*2PROM编程实现这两个式子是右图所示结构的布尔表达式，是“乘积项”方式的，A0A1分别是加数和被加数，F0为和，1为进位。反之根据逻辑关系就可以得到阵列点连接关系从而可以形成阵列点文件，这个文件对于一般的PLD器件称为熔丝图文件(Fuse Map)，对于PROM则是存储单元的编程数据文件。PROM只适合用于组合逻辑电路的可编程，输入变量增加会引起存储

10、容量增加。2021/9/1716PROM实现组合逻辑函数时，存储单元利用率低，它的与阵列全译码，产生全部的最小项，实际应用中组合逻辑函数并不需要所有最小项，PLA是对PROM进行的改进，它的与阵列和或阵列都是可编程的。2021/9/1717任何组合函数都可以采用PLA实现，实现时需把逻辑函数化简成最简单的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。2021/9/1718PLA上图是一个上图是一个6*3PLA6*3PLA与与8*3PROM8*3PROM的比较，二者的比较，二者在大部分实际应用中可以实现相同的逻辑功在大部分实际应用中可以实现相同的逻辑功能。能。PLA

11、PLA相比较与相比较与PROMPROM可以节省乘积相线，可以节省乘积相线，在在PLAPLA规模增大时优势明显。规模增大时优势明显。PLAPLA的利用率高，但是需要逻辑的与或最简表的利用率高，但是需要逻辑的与或最简表达式，对于多输入函数涉及的算法比较复杂，达式，对于多输入函数涉及的算法比较复杂，两个阵列均可编程会是编程后器件运行速度两个阵列均可编程会是编程后器件运行速度减慢。因此使用受到限制，只在小规模逻辑减慢。因此使用受到限制，只在小规模逻辑上应用。上应用。2021/9/1719可编程阵列逻辑PAL也包含与阵列和或阵列，但是或阵列固定与阵列可编程，它可以避免PLA的一些问题，运行速度有所提高。

12、PAL各个逻辑函数输出化简，不必考虑公共乘积项，送或门的乘积项数目是固定的可大大化简设计算法，同时使单个输出的乘积项数有限。2021/9/1720PROM，PLA，PAL这些可编程结够只能解决组合逻辑可编程，时序逻辑电路是由组合电路家存储单元(锁存器，触发器，RAM)组成，在PAL加上输出寄存器单元后就可以实现时序电路的可编程。2021/9/17211985年由Lattice在PAL基础上设计出GAL器件GAL的OLMC有多种组态，可配置成专用组合输入输出双向I/O寄存器输入输出可以简化电路板的布局布线，和大多数PAL器件兼容，它仍然被广泛应用。2021/9/1722现在超大规模集成电路制造以

13、CPLD、FPGA为主流行的CPLD中，Altera的MAX7000系列器件具有典型性，它包含32-256个宏单元，上图为每个宏单元的结构。每16个宏单元组成一个逻辑阵列块(LAB)。2021/9/1723MAX7000系列每个宏单元包含一个可编程的每个宏单元包含一个可编程的“与阵列与阵列”和和固定的固定的“或或”阵列，以及一个可配置寄存器，阵列，以及一个可配置寄存器，每个宏单元共享扩展乘积项和高速并联扩展每个宏单元共享扩展乘积项和高速并联扩展乘积项它们向每个宏单元提供乘积项它们向每个宏单元提供3232个乘积项，个乘积项，以构成复杂逻辑函数。以构成复杂逻辑函数。MAX7000MAX7000结构

14、中包含有结构中包含有5 5个主要部分：逻辑个主要部分：逻辑阵列块，宏单元，扩展乘积项阵列块，宏单元，扩展乘积项(共享和并联共享和并联)，可编程连线阵列和，可编程连线阵列和I/OI/O控制块。控制块。2021/9/1724LAB由16个宏单元的阵列组成，MAX7000结构主要由多个LAB组成的阵列以及它们之间的连线构成，多个LAB通过可编程连线阵列(PIA)和全局总线连接在一起。对每个LAB，输入信号来自3部分：作为通用逻辑输入的PIA的36个信号；来自全局控制信号，用于寄存器辅助功能；从I/O引脚到寄存器的直接输入通道。2021/9/1725它们可单独配置为时序逻辑和组合逻辑工作方式逻辑阵列：

15、实现组合逻辑给每个宏单元提供5个乘积项。乘积项选择矩阵：分配乘积项作为到或门和异或门的主要逻辑输入，实现组合逻辑函数。或者把这些成积项作为宏单元中寄存器的辅助输入：清零，置位，时钟，时钟使能控制。2021/9/1726宏单元可编程寄存器：可单独被配置为带有可编程时可编程寄存器：可单独被配置为带有可编程时钟控制的钟控制的D D，T T，JKJK，SRSR触发器工作方式实触发器工作方式实现时序逻辑功能。也可以将寄存器旁路掉，现时序逻辑功能。也可以将寄存器旁路掉，以实现组合逻辑电路工作方式。以实现组合逻辑电路工作方式。每个寄存器支持异步清零和异步置位功能由乘每个寄存器支持异步清零和异步置位功能由乘积

16、项选择矩阵分配。每个寄存器复位可由低积项选择矩阵分配。每个寄存器复位可由低电平有效的全局专用引脚信号来驱动。电平有效的全局专用引脚信号来驱动。每个可编程寄存器可按照每个可编程寄存器可按照3 3种时钟输入模式：种时钟输入模式：2021/9/1727可编程寄存器的3种时钟输入模式全局时钟信号：能实现最快的时钟到输出性全局时钟信号：能实现最快的时钟到输出性能，全局时钟输入直接连向每一个寄存器的能，全局时钟输入直接连向每一个寄存器的CLKCLK端。端。全局时钟由高电平有效的时钟信号使能：提全局时钟由高电平有效的时钟信号使能：提供每个触发器的时钟使能信号。供每个触发器的时钟使能信号。用乘积项实现一个阵列

17、的时钟：触发器来自用乘积项实现一个阵列的时钟：触发器来自隐埋的宏单元或隐埋的宏单元或I/OI/O引脚的信号进行控制，其引脚的信号进行控制，其速度较慢。速度较慢。2021/9/1728复杂的逻辑函数需要附加乘积项，利用宏单元提供所需的逻辑资源，MAX7000还可以利用共享和并联扩展乘积项，作为附加的乘积项直接送到本LAB中任一宏单元中。共享扩展项：每个LAB有16个，由每个宏单元提供一个单独的乘积项通过一个非门反馈到逻辑阵列中，可被LAB内任一宏单元使用和共享。2021/9/1729并联扩展项：是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元（借用）去实现快速复杂的逻辑函数。2021/9/

18、1730不同的LAB通过在可编程连线阵列PIA上布线，以相互连接构成所需的逻辑，这个全局总线是一种可编程通道。MAX7000内部的专用输入，I/O引脚和宏单元输出都连接到PIA，由PIA把这些信号送到器件内的各个地方。2021/9/1731I/O控制块允许每个I/O引脚单独被配置为输入输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制信号来自一个多路选择器，可选择用全局输出使能信号其中之一进行控制或者接地或电源。器件引脚2021/9/1732I/O控制块引脚的三态缓冲控制端接地时，输出高阻，这时可引脚的三态缓冲控制端接地时，输出高阻，这时可以做专用输入引脚。三态缓冲控制端接电源时，

19、输以做专用输入引脚。三态缓冲控制端接电源时，输出一直使能，为普通输出引脚。出一直使能，为普通输出引脚。MAX7000MAX7000结构提结构提供双供双I/OI/O反馈。当反馈。当I/OI/O引脚被配置成输入引脚时，与引脚被配置成输入引脚时，与其相联的宏单元可以作为隐埋逻辑使用。其相联的宏单元可以作为隐埋逻辑使用。MAX7000MAX7000的的I/OI/O控制块还提供减缓输出缓冲器的电控制块还提供减缓输出缓冲器的电压摆率选择项，以降低工作速度要求不高的信号在压摆率选择项，以降低工作速度要求不高的信号在开关瞬间产生的噪声。开关瞬间产生的噪声。MAX7000MAX7000为了降低功耗，提供可编程的

20、速度或功为了降低功耗，提供可编程的速度或功率优化，应用设计中可以关键部分全功率状态而其率优化，应用设计中可以关键部分全功率状态而其余部分可工作在低功率状态。余部分可工作在低功率状态。I/OI/O工作电压，工作电压，E E，S S系列系列5 5伏电压，伏电压，A A和和AEAE系列为系列为3.33.3伏混合工作电压，伏混合工作电压，B B系列系列2.52.5伏工作电压。伏工作电压。2021/9/1733除CPLD外另一类大规模可编程逻辑器件FPGA使用的是另一种可编程逻辑形成方法，即可编程查表使用的是另一种可编程逻辑形成方法，即可编程查表(Look Up Table,LUT)结构结构LUT是可编

21、程的最小逻辑构成单元。是可编程的最小逻辑构成单元。大部分大部分FPGA采用基于用采用基于用SRAM构成逻辑函数发生器，一个构成逻辑函数发生器，一个N个输入的个输入的LUT可以实现可以实现N个输入变量的任何逻辑功能。个输入变量的任何逻辑功能。2021/9/1734一个N输入的查找表，需要SRAM存储N个输入构成的真值表，需要2N个位的SRAM单元，所有N不可能很大，否则LUT的利用率很低。多于N个输入的逻辑函数分几个查找表分开实现。2021/9/1735Xlinx公司的XC4000系列，Spartan系列，Altera公司的FLEX10K、ACEX、APEX、Cyclone系列都是采用SRAM查

22、找表构成，是典型的FPGA器件。Cyclone系列是一款低成本高性价比的典型的FPGA器件。Cyclone器件主要由：逻辑阵列块(LAB)、嵌入式存储块、I/O单元和PLL等模块构成，各模块之间存在丰富的互联线和时钟网络。2021/9/17362021/9/1737CycloneCyclone器件的可编程资源主要来自逻辑阵列块器件的可编程资源主要来自逻辑阵列块LABLAB，每个每个LABLAB都是由多个都是由多个LE(Logic Element)LE(Logic Element)逻辑单元来构成。逻辑单元来构成。它是基本的可编程单元。它是基本的可编程单元。上图上图LELE主要由一个主要由一个4

23、4输入的查找表输入的查找表LUTLUT、进位链逻辑和、进位链逻辑和一个可编程的寄存器构成。一个可编程的寄存器构成。4 4输入输入LUTLUT可完成任意可完成任意4 4输入输入1 1输出的组合逻辑功能，进位链逻辑带进位选择，可灵输出的组合逻辑功能，进位链逻辑带进位选择，可灵活构成加法或减法逻辑。每个活构成加法或减法逻辑。每个LELE输出都可以连接到局部输出都可以连接到局部布线，行列，布线，行列，LUTLUT链寄存器链等布线资源。链寄存器链等布线资源。LELE中每个可编程寄存器可配置成中每个可编程寄存器可配置成D,T,JK,SRD,T,JK,SR寄存器模式。寄存器模式。都具有数据都具有数据,异步数

24、据装载，时钟，时钟使能，清零和异步数据装载，时钟，时钟使能，清零和异步置位异步置位/复位输入信号。在只需组合逻辑的场合可以复位输入信号。在只需组合逻辑的场合可以将寄存器旁路。将寄存器旁路。LELE有有3 3个输出驱动内部互连，一个个输出驱动内部互连，一个LELE中的触发器和中的触发器和LUTLUT能够用来完成不相关的功能。能够用来完成不相关的功能。2021/9/1738Cyclone的LE可以工作在两种操作模式：普通模式；动态算术模式普通模式下LE适合通用逻辑应用和组合逻辑的实现，来组LAB局部互连的4个输入将作为4输入1输出的LUT的输入端口，LE的输入信号可以作为LE中寄存器的异步转载信号

25、。2021/9/1739动态算术模式下可以更好的实现加法器，计数器，累加器，比较器。单个LE内有4个2输入LUT，可以被配置成动态的加法/减法器。2021/9/1740LAB结构2021/9/1741LABLAB(LAB(逻辑阵列块逻辑阵列块)由一系列相邻的由一系列相邻的LELE构成，每个构成，每个LABLAB包含包含10LE10LE，LELE进位与级联链，控制信号，进位与级联链，控制信号，LABLAB局部互连，局部互连，LUTLUT链和寄存器链。链和寄存器链。LELE排列成排列成LABLAB阵列，构成了阵列，构成了FPGAFPGA丰富的编程资源。丰富的编程资源。局部互连用来在同一个局部互连用

26、来在同一个LABLAB中的中的LELE之间传输信号，之间传输信号，LUTLUT链用来连接链用来连接LELE的的LUTLUT输出和下一个输出和下一个LELE的的LUTLUT输输入，寄存器链用来连接下一个入，寄存器链用来连接下一个LELE的寄存器输出和的寄存器输出和下一个下一个LELE的寄存器的数据输入。的寄存器的数据输入。LABLAB中的局部互连信号可以驱动在同一个中的局部互连信号可以驱动在同一个LABLAB中的中的LELE，可以连接行与列互连和在同一个，可以连接行与列互连和在同一个LABLAB中的中的LELE。2021/9/1742相邻的相邻的LABLAB、PLL(PLL(锁相环锁相环)、嵌入

27、式、嵌入式RAMRAM块通过直线也块通过直线也可以驱动一个可以驱动一个LABLAB的局部互连。的局部互连。2021/9/1743每个LAB都有专用逻辑生成LE的控制信号，这些控制信号有：时钟，时钟使能，异步清零，同步清零，异步预置/装载，同步装载，加减控制，上图为这些控制信号生成的逻辑图。2021/9/1744动态算术模式下，LE快速进位选择功能由进位选择链提供，进位选择链通过冗余进位计算方式提高进位功能的速度，计算进位时，预先对进位输入0和1的两种情况都计算，然后再选择。LE之间也存在进位链，一个LAB中存在两条进位链2021/9/1745LE之间除了LAB局部互连和进位外，还有LUT链、寄

28、存器链使用LUT链可以把相邻的LE中的LUT连接起来构成复杂的组合逻辑，寄存器链可以把相邻的LE中的寄存器连接起来，构成诸如移位寄存器的功能2021/9/1746CycloneCyclone器件中，连接器件中，连接LELE，M4KM4K存储块，存储块，I/OI/O引脚使引脚使用用MultiTrackMultiTrack多路径互连结构，这种结构采用了多路径互连结构，这种结构采用了DirectDriveDirectDrive技术。技术。嵌入式存储器由数十个嵌入式存储器由数十个M4KM4K的存储器块构成，每个存的存储器块构成，每个存储块具有很强的伸缩性，可实现储块具有很强的伸缩性，可实现4KRAM4

29、KRAM；200MHZ200MHZ高速性能；双端口存储器；单个双端口存储器；单端高速性能；双端口存储器；单个双端口存储器；单端口存储器；字节使能；校验；移位寄存器；口存储器；字节使能；校验；移位寄存器；FIFOFIFO设设计；计；ROMROM设计：混合时钟模式。设计：混合时钟模式。嵌入式存储器通过多种连线与可编程资源实现连接，嵌入式存储器通过多种连线与可编程资源实现连接，可大大增强可大大增强FPGFPG性能，扩大性能，扩大FPGAFPGA的应用范围。的应用范围。时钟复位等信号往往作用于系统中的每个时序逻辑单时钟复位等信号往往作用于系统中的每个时序逻辑单元，元，CycloneCyclone器件中

30、设置有复杂的全局时钟网络，以器件中设置有复杂的全局时钟网络，以减少时钟信号的传输延时，减少时钟信号的传输延时，PLL(PLL(锁相环锁相环)用来调整时用来调整时钟信号的波形频率和相位。钟信号的波形频率和相位。2021/9/1747Cyclone器件内部的LVDS(低差分串行)接口电路Cyclone的I/O支持多种I/O接口，符合多种I/O标准，支持差分的I/O标准，比如LVDS和RSDS(去抖动差分信号)，也支持普通单端的I/O标准，比如LVTTL,LVCMOS,SSTL和PCI等，Cyclone器件内的LVDS缓冲器可以支持最高达640Mbps的数据传输速度，具有更低的电磁干扰，和更低的电源

31、功耗。2021/9/1748可编程逻辑器件的规模和复杂程度日益增加，CPLD/FPGA应用中，测试越来越重要，测试分为软测试：逻辑设计的正确性(功能和时延)。硬测试：引脚连接，I/O功能。对内部逻辑测试是应用设计可靠性的重要保证，需要在设计时加入用于测试的部分逻辑，即进行可测性设计(Design For Test,DFT)在设计完成后用来测试关键逻辑。器件的厂商提供一种技术，在可编程逻辑器件中嵌入某种逻辑功能模块，于EDA软件配合提供一种嵌入式逻辑分析仪，帮助测试工程师发现内部逻辑问题。Altera的SignalTapII技术就是代表之一。2021/9/1749Join Test Action

32、 Group联合测试行动组IEEE1149.1-1990边界扫描测试技术规范大多数CPLD/FPGA厂家的器件遵守IEEE规范，并为输入和输出引脚以及专用配置引脚提供边界扫描测试(Board Scan Test,BST)的能力。当器件工作在JTAG BST模式时，使用4个I/O引脚和一个可选引脚TRST作为JTAG引脚。上表描述了这5个引脚的功能。设计者可用边界扫描寄存器来测试外部引脚的连接或器件运行时捕获内部数据。2021/9/1750Lattic公司的CPLD产品主要有：ispLSI，ispMACH系列，Lattice首先发明isp(In-System Programmblility)下载

33、方式。ispLSI系列集成度介于1000门到60000门之间，管脚延时最小达3ns支持在系统编程和JTAG边界扫描测试功能。ispMACH系列CPLD器件有ispMACH 4000V,3.3V电压 ispMACH 4000B,2.5V电压 ispMACH 4000C1.8V供电电压。EC和ECP系列是FPGA器件系列，ECP系列器件中还嵌入了DSP模块2021/9/1751行业领先地位2021/9/1752Altera公司的FPGA器件有两类配置下载方式：主动配置方式和被动配置方式。主动配置方式由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，被动配置方式则由外部计算机控制配置过

34、程。FPGA正常工作时，它的配置数据存储在SRAM中，SRAM易失，每次加电配置数据必须重新下载，实验系统中一般是被动配置方式，实用系统中必须由FPGA主动引导配置操作过程，主动从外围专用存储芯片获得配置数据。Altera提供一系列专用配置器件即EPC型号的存储器。Cyclone系列器件提供了AS方式的配置器件，EPCS系列也是采用串行配置。采用串行矢量格式文件pof或Jam Byte-Code(.jbc)等文件格式对其进行编程。Actel公司生产的FPGA广泛应用于通信领域2021/9/1753大规模可编程逻辑器件出现以前，设计数字系统时，把器件焊接在大规模可编程逻辑器件出现以前，设计数字系

35、统时，把器件焊接在电路板上是设计的最后一步，系统存在问题时往往要重新设计电路电路板上是设计的最后一步，系统存在问题时往往要重新设计电路图和电路板，图和电路板，CPLD/FPGA的出现改变了这一切，人们在逻辑设计的出现改变了这一切，人们在逻辑设计时可以在设计具体电路前把时可以在设计具体电路前把CPLD/FPGA器件焊接在电路板上，在器件焊接在电路板上，在设计调试时可以随时改变整个电路的硬件逻辑关系，而不用改变电设计调试时可以随时改变整个电路的硬件逻辑关系，而不用改变电路板结构。这些都是得益于路板结构。这些都是得益于CPLD/FPGA器件的在系统下载或重新器件的在系统下载或重新配置功能。目前常见的

36、配置功能。目前常见的CPLD/FPGA器件的编程工艺有三种：器件的编程工艺有三种：电可擦除编程工艺优点是信息不丢失，但编程速度慢，基于电可擦除编程工艺优点是信息不丢失，但编程速度慢，基于SRAM的编程速度快，逻辑随时可改变。但掉电信息丢失，保密性不好。的编程速度快，逻辑随时可改变。但掉电信息丢失，保密性不好。CPLD编程编程FPGA配置可以用专用编程设备，也可以使用下载电缆。配置可以用专用编程设备，也可以使用下载电缆。编程信息保存在SRAM中，加电要重新配置CPLD一般用这个技术早期的FPGA采用这种结构编程工艺2021/9/1754Altera的ByteBlasterMV、ByteBlast

37、erII并行下载电缆，连接PC机的并行接口或者USB接口的USB-Blaster和需要编程的或配置的器件，并于QuartusII软件配合可以对Altera公司的多种CPLD/FPGA进行配置或编程。ByteBlasterMV或者ByteBlasterII、USB-Blaster下载电缆与Altera器件的接口一般是10芯的接口，连接信号如下表。2021/9/1755在系统编程既是系统上电正常工作时，计算机通过系统的ISP接口对其进行编程，器件编程后立即进入正常工作状态。CPLD器件的ISP编程连接图ByteBlasterMV 与计算机的并口相连MV的意思是混合电压。它采用的是JTAG接口方式对

38、器件进行在系统编程，JTAG接口本来是用来做边界扫描测试的，把它用做编程接口可以省去专用的编程接口，减少系统引出线。2021/9/1756基于SRAM LUT结构的FPGA器件，是易失器件采用的是ICR(在线可重配置)电路可重配置指允许在器件已经配置好的情况下进行重新配置，以改变电路逻辑结构和功能。使用通过连接PC机的下载电缆可快速将下载设计文件至FPGA进行硬件验证。2021/9/1757FPGA上电自动配置有多种方法：EPROM配置，专用配置器件配置，单片机控制配置，CPLD控制配置，flashROM配置。专用配置器件通常是串行专用配置器件通常是串行PROM器件，按照可编程次数分为器件，按

39、照可编程次数分为OTP器件和多次可编程器件。上图为器件和多次可编程器件。上图为Altera的的EPC器件配置器件配置FPGA的时序图。的时序图。2021/9/1758配置器件的控制信号直接与配置器件的控制信号直接与FPGA器件的控制信号相连，所有的器件的控制信号相连，所有的器件不需要任何外部智能空空感知器就可以由配置器件进行配置。器件不需要任何外部智能空空感知器就可以由配置器件进行配置。2021/9/1759实际系统中往往希望随时能更新，但又不希望再把配置器件从电路板上取下来编程。Altera可重复编程配置器件EPC2提供在系统编程能力，EPC2本身由JTAG接口来完成，FPGA的配置可由ByteBlaster配置也可以由EPC2来配置，这时ByteBlaster端口的任务是对EPC2进行ISP方式下载CycloneFPGA器件可以器件可以由由EPCS系列器件来配置系列器件来配置:2021/9/1760本章结束！2021/9/1761