EDA数字电路设计实验报告.doc

《EDA数字电路设计实验报告.doc》由会员分享，可在线阅读，更多相关《EDA数字电路设计实验报告.doc（5页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、一、实验目的通过本实验的学习，使学生掌握VHDL 中文件IO、配置、同步和异步设计等知识，训练VHDL 的编程能力，培养数字电路设计的基本技能，为今后继续学习大规模数字系统设计奠定基础。二、实验内容1、分析示例代码，掌握VDHL 文件IO 的编写方法。2、分析示例代码，掌握VDHL 配置的使用以及编写方法。3、按照要求修改文件IO 和配置的示例代码。4、根据同步和异步设计的不同，按照要求编写代码。三、实验原理、方法和手段复杂设计，例如CPU，需要给它执行的指令。以验证其正确性。执行的结果也可以保存在文件中，供以后分析用。VHDL 提供了文件读写功能，可以将测试激励预先保存在文件中，然后读入进行

2、仿真。文件读写的功能保存在IEEE 库的std.textio 和 std_logic_textio 包中，在文件头包含这些库，包，就可以调用文件读写函数。文件I/O 关键语句：1、使用IEEE 文件读写包：USE ieee.std_logic_textio.all;USE std.textio.all;2、定义文件数据类型file results: text open write_mode is “results.txt;file mem_data: text;3、打开文件file_open(mem_data, mem_data.txt, read_mode);4、定义行变量variable

3、inline: line;5、读入一行数据到行变量readline(mem_data, inline);6、读行变量数据read(inline, ram_mem_temp);7、写数据到行变量write(OneLine,addr,right,10);8、写行变量到文件中writeline(results,OneLine);9、类型转换To_stdlogicvector(ram_mem_temp);-将ram_mem_temp 转换成std_logic_vector 型变量conv_integer(addr)；-将addr 转换成interger 型变量1),常用的数据类型，函数，过程，模块，测

4、试激励可以放在一个包中，以方便重用。包定义的关键词是Package。2),配置指的是一个实体可以有两个以上的结构体，每个结构体可以实现不同的功能。这样，可以不要修改顶层文件通过选择不同的配置实现不同的功能。这是一个设计的工程方法。例如一个计数器可以配置为不同的位宽，以扩展它的适用范围。3),数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错.第二, 时钟信号通常是系统中频率最高的信号. 第三, 时钟信号通常是负载最重的信号, 所以要合理分配负载。这类网络的特点是：（一）负载能力

5、特别强, 任何一个全局时钟驱动线都可以驱动芯片内部的触发器; （二）是时延差特别小; （三）是时钟信号波形畸变小, 工作可靠性好。 在数字系统设计中，如果所有的触发器均由全局主时钟驱动，则设计称为同步设计，如果系统使用了两个以上独立的时钟驱动，则称为异步设计。 对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在CPLD/FPGA 设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。CPLD/FPGA 都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时

6、钟到输出的延时。要理解同步设计的特点和优势，首先要理解触发器的建立时间和保持时间。触发器的输入数据必须超前于时钟沿一段时间，其最小值称为建立时间（Setup Time）。在时钟沿到来之后，输入数据必须保持一段时间，其最小值称为保持时间（Hold Time）。数字系统不管如何复杂，其时序模型可以归结为下图的触发器组合电路触发器的模型。在图中，假设输入数据Din 在第一个时钟沿被送入触发器Q1，将过延迟时间T1，Q1 的状态改变，数据经过组合电路的延迟时间T2 以后出现在触发器Q2 的输入端D2，设时钟周期为T，则T 与T1、T2 之差T3 必须大于触发器的建立时间，即：T3=T-(T1+T2)才

7、能够保证数据有足够的建立时间并为Q2 所接收，这时，系统可以可靠地工作于频率。同步电路由于所有的触发器共用一个时钟，因而系统有一个统一的时序参考点，这样使得电路设计、仿真软件能够自动、准确的分析系统的时序，确定系统的最大工作时钟频率。分析系统是否满足时序要求。四、 实验组织运行要求1、分析文件IO 示例代码，学习编程方法。2、分析配置示例代码，学习编程方法。3、按照要求修改示例代码。4、根据同步异步的不同点设计编写同步与异步写触发器的代码，并且使用Modelsim 软件进行仿真。五、实验条件计算机，Modelsim、QuartusII 等软件。参考资料：EDA 技术与VHDL 潘松等著 北京：

8、清华大学出版社 2005.7六、实验步骤1、分析文件IO 示例代码，注意其使用的相关语句。2、分析配置示例代码，使用Modelsim 新建工程并且调用不同的配置进行仿真，记录仿真结果。3、在文件IO 示例代码中加入一段代码，实现RAM 的写操作，并读出写入的数据进行比较，记录比较结果。4、在配置的示例代码中加入一个每次加三的计数器配置，并进行仿真，记录结果。5、假设有一个外设，用Din 脚输出数据，用Clkin 脚输出定时信号，要求在Clkin 的上升沿将数据写入FPGA 中的触发器，试采用同步和异步两种方法实现设计，写出相应的VHDL 的代码，并且构建一个仿真平台对设计进行验证。记录仿真波形

9、。实验程序如下：COMPONENT sig_gen GENERIC ( ClkCircle: time; ResetTime: time; ResetLevel: STD_LOGIC); PORT ( Clk : OUTSTD_LOGIC; Reset : OUTSTD_LOGIC; CE : OUT STD_LOGIC ); END COMPONENT; COMPONENT gh_counter_up_ce GENERIC (size: INTEGER); PORT ( CLK : INSTD_LOGIC; rst : INSTD_LOGIC; CE : INSTD_LOGIC; Q : O

10、UT STD_LOGIC_VECTOR(size-1 DOWNTO 0) ); END COMPONENT;BEGINU1: sig_gen GENERIC MAP(ClkCircle = clkcircle, ResetTime= resetime, ResetLevel= resetlevel) PORT MAP(Clk,Reset,CE);U2: gh_counter_up_ce GENERIC MAP(size= width) PORT MAP(Clk,Reset,CE,Q);END a;-configuration test_counter_add1 of testbench is-

11、for a-for U2: gh_counter_up_ce-use entity work.gh_counter_up_ce(add1);-end for;-end for;-end test_counter_add1;configuration test_counter_add1 of testbench isfor afor U2: gh_counter_up_ceuse configuration work.add1_counter;end for;end for;end test_counter_add1;附实验程序仿真图：心得体会： 由于新学的软件和上学期的EDA差不多，所以心得体会：1， 实验的顺利完成依赖于对EDA程序的熟练掌握和对软件的熟练使用2， 在实验的过程中，充分理解同步，异步，和仿真的原理，在实验过程中将课本所学与实验结果结合起来；3， 由于实验步骤很重要，所以上课最好避免玩手机和上网，认真听课；