FPGA八位十进制数字频率计.doc

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1、数字系统设计与VHDL课程设计任务书一、题目：基于FPGA的八位十进制数字频率计的设计与仿真 二、主要内容本次设计是运用FPGA（现场可编程门阵列）芯片来实现一个八位十进制数字频率计，输入信号频率通过数码管来显示。设计中采用Verilog HDL语言编程，运用QUARTUS 软件实现。三、基本要求1. 查阅相关原始资料，书写文献综述，英文资料翻译。2. 理解相关的资料，确定系统功能、性能指标，选择系统组成方案。3. 选择系统方案，运用 Verilog HDL编程，采用QUARTUS 集成开发环境进行编辑、综合测试，并进行引脚锁定。4. 采用MagicSOPC实验开发平台，以FPGA为核心器件，

2、主控芯片为EP2C35F672C8器件并下载到试验箱中进行验证，最终实现所需的八位十进制数字频率计，并在数码管上显示。5. 撰写研究报告及结果分析，书写课程设计论文。四、时间安排时间主要内容6月2日-4日收集资料，熟悉材料6月5日-6日程序编辑和仿真6月9日-11日修改程序和下载验证6月12日答辩和录制视频等6月13日书写报告五、教材及参考书1 潘松, 王国栋. VHDL实用教程M.西安:电子科技大学出版社，2007.2 黄智伟. FPGA系统设计与实践M.北京:电子工业出版社,2005.3 包明. 赵明富.EDA技术与数字系统设计M.北京:北京航空航天大学出版社,2001.4 莫琳，基于FP

3、GA的频率计的设计与实现J.现代电子技术,20045 EDA修改稿基于FPGA的八位十进制数字频率计学生姓名： 学 院： 专业班级： 专业课程： 指导教师： 2014 年 6 月 15 日一、系统设计1.系统设计要求（1）频率测量范围：1-99.MHZ。（2）测量误差5%。2.方案设计使用现场可编程逻辑器件（FPGA）制作，利用Verilog HDL硬件描述语言编程进行控制，然后下载烧写实现。对于八位十进制数字频率计的设计,本方案采用的是现场可编程逻辑器件来实现, 它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单,这样它的体积就减少了，同时还提高了系统的稳定度，还可以用软件Quar

4、tus软件进行仿真和调试等，可以充分利用verilog HDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易。3.设计说明 八位十进制数字频率计的基本原理是，测频法和测周期法。测频法是在确定的时间Tw内，记录被测信号的周期Nx,则测得的频率为Fx=Nx/Tw。测周期法需要有标准信号频率fs,在待测信号的一个周期Tx内,记录标准频率的周期数，则测得的频率为fx=fs/Ns。4.设计模块本设计可有3个模块实现，如下图所示。顶层模块（时基控制，分频以及对测频的控制）；十进制计数器模块，对测量的脉冲进行计数；数码管显示模块，用

5、于测量的结果，通过试验箱上的数码管显示，利用动态扫描显示。二、软件设计1.程序框图程序框图如图1所示。图1 程序框图2.Verilog HDL源程序（见附录）三、调试和下载验证1.实验调试（1）软件调试1) 运行Quartus II软件。双击桌面Quartus II9.0或者开始菜单altera Quartus II9.0进入程序主窗口。2) 新建源程序文件。点击Filenewverilog HDL File，点击ok。输入程序代码。3) 新建工程。保存程序代码时，软件会自动提示新建工程，也可以点击取消，创建新的源程序文件，全部模块的源程序创建完成再新建工程，最后把所有模块添加到工程。两个方法

6、过程都差不多。点击FileNew Project Wizard点击next，第一行是工程目录，第二行是工程名称，第三行是顶层实体名，这必须与主程序模块名一致。然后点击next，点击Add All再点击next，器件选择EP2C35F672C8，再点击next，确定。4) 综合编译。点击star compilation进行编译。编译过程中提示首先提示Decode_8S缺失，仔细检查后发现没有创建Decode_8S源程序文件。创建好后再编译，提示好几个地方的符号错误，双击错误定位到出现错误的地方，修改好，点击编译，提示一处错误，双击定位到出错地点，发现是逻辑错误，查阅参考书后，把错误修正了。再点击

7、编译，没有错误。5) 创建波形文件。点击Filenewvector waveform file，然后添加clk、key、SM_duan节点，设置clk频率，并把key波形随机设置几个1，点击仿真。（2）硬件调试在软件调试调试成功的情况下，接下来我们要进行硬件调试，步骤如下：1) 运行Quartus II软件，打开工程。2) 再次编译源程序(见附录)。3) 分配管脚(见附录)。4) 将生成的.sof文件写入FPGA试验箱中。（3）实物拍照实物如图2所示。图2 实物照片2.实验结论所做的八位十进制数字频率计，当输入信号时就会在数码管上显示被测信号的频率，并且误差很小，只有当被测信号频率特大时会出现

8、误差，其他都和标准频率一样。四、感受两周的实训已经过去，对于我来说这两周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这两周实训中我自己的一些心得体会。我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对相关软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了verilog HDL语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知

9、识这样才能在以后出去工作的实践过程中有所成果。其次，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。通过这次课程设计使我懂得了理论与实际相结合很重要，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过

10、各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。最后还要感谢学校为我们提供这样专业的实践平台还有实训老师在两周实训以来的不断指导和同学的热情帮助。总的来说，这次实训我收获很大。参考文献1 夏宇闻.Verilog数字系统教程M.北京:北京航空航天出版社，2006.2 梁瑞宇.FPGA设计实验指导书（Verilog HDL）M.北京:北京航空航天出版社,2008.3 潘松著.EDA技术实用教程-Verilog_HDL版（第4版）M.北京：科学出版社，2010. 附录 源程序八位十进制数字频率计程序实现如下module freqtest(cl

11、ock,clock0,dig,seg); input clock; /系统时钟 input clock0; /被测信号输入 output7:0 dig; /数码管选择输出引脚 output7:0 seg; /数码管段输出引脚 reg 25:0 counter; /时钟分频计数器 reg 31:0 freq_result; /频率测量结果寄存器 wire 31:0 pre_freq; /脉冲计数寄存器 reg rst; wire divide_clk; /1Hz 闸门信号 wire clk_scan; /数码管扫描显示时钟 wire cout1,cout2,cout3,cout4,cout5,c

12、out6,cout7; assign clk_scan = counter15; /动态扫描时钟/时钟分频进程：分出 1Hz 基准信号 always (posedge clock) begin if (divide_clk) counter = 26d0; else counter = 26d); /锁存测量值进程 always (posedge clock) begin if(divide_clk) freq_result = pre_freq; end /产生计数器复位信号 always (posedge clock) begin if(divide_clk) rst = 1b1; els

13、e rst = 4d9); /进位输出 always (posedge clock or posedge rst) begin if(rst) counter = 4d0; /计数器复位 else if(cin) /进位输入 begin if(cout) counter = 4d0; else counter = counter + 1b1; end end endmodulemodule scan_led(clk_1k,d,dig,seg);input clk_1k; input 31:0 d; /输入要显示的数据output 7:0 dig; /数码管选择输出引脚output 7:0 se

14、g; /数码管段输出引脚reg 7:0 seg_r; /定义数码管输出寄存器reg 7:0 dig_r; /定义数码管选择输出寄存器reg 3:0 disp_dat; /定义显示数据寄存器reg 2:0 count; /定义计数寄存器assign dig=dig_r; /输出数码管选择assign seg=seg_r; /输出数码管译码结果always (posedge clk_1k) /定义上升沿触发进程begincount =count+1b1;endalways (posedge clk_1k)beginif(d10&d100&d1000&d10000&d&d&d)begincase(c

15、ount) 3d0:disp_dat=d31:28; 3d1:disp_dat=d27:24; 3d2:disp_dat=d23:20; 3d3:disp_dat=d19:16;3d4:disp_dat=d15:12; 3d5:disp_dat=d11:8; 3d6:disp_dat=d7:4; 3d7:disp_dat=d3:0; endcasecase(count) 3d0:dig_r=8b; 3d1:dig_r=8b; 3d2:dig_r=8b; 3d3:dig_r=8b; 3d4:dig_r=8b; 3d5:dig_r=8b; 3d6:dig_r=8b; 3d7:dig_r=8b;en

16、dcaseendendalways (disp_dat)begincase(disp_dat) /七段译码4h0:seg_r=8hc0; /显示04h1:seg_r=8hf9; /显示14h2:seg_r=8ha4; /显示24h3:seg_r=8hb0; /显示34h4:seg_r=8h99; /显示44h5:seg_r=8h92; /显示54h6:seg_r=8h82; /显示64h7:seg_r=8hf8; /显示74h8:seg_r=8h80; /显示84h9:seg_r=8h90; /显示94ha:seg_r=8h88; /显示a4hb:seg_r=8h83; /显示b4hc:seg_r=8hc6; /显示c4hd:seg_r=8ha1; /显示d4he:seg_r=8h86; /显示e4hf:seg_r=8h8e; /显示fendcaseendendmodule